错误检测并校正全速运行的代码模式的高频电路和方法技术

提供了一种用于生成代码模式的错误检测状态并且进行校正的方法、设备和计算机程序。通常，在低带宽工作环境中全速测试ｄＩ／ｄｔ电路是困难的。然而，可以采用周期性地检测ｄＩ／ｄｔ电路的功能以表明成功或者失败的电路。当检测到错误时，所述电路允许错误代码被替换为正确的代码。使用此电路，可以更加容易实现在低带宽工作环境中全速测试ｄＩ／ｄｔ电路。

【技术实现步骤摘要】

本专利技术总体上涉及错误检测，更具体来讲，涉及用于全速的代码模式的错误检测模式。
技术介绍
随着微处理器操作频率的增大，由此导致的功率耗损也成为实现大型高性能系统的主要瓶颈。因此，用于处理大功率损耗所需要的插件(package)和冷却成本占据总体芯片成本的绝大部分。对于低功率移动系统来说，电池寿命与芯片的功率耗损直接相关。因此，应该设法增大电池的贮藏期限。实现它的一种方式是通过时钟选通(gating)来完成，其中对无源电路块的时钟输入在频率方面得以降低或者完全不用。然而，按比例减小时钟频率的过程引入了额外的问题。图1示出了具有电源、印刷电路板(PCB)、插件和芯片的电子系统的简图。电源在PCB末端供给。所述芯片需要利用未受瞬态电流消耗影响的稳定电源来交互。由于在芯片处的任何瞬态电源电压波动会占据大部分所期望的电源，所以随着操作电源被减少，稳定的电源变得非常关键。为了减少瞬态电流感生电源作用，人们通常最小化串联电感和电阻，同时在VDD和GND之间添加较大的去耦电容。当dI/dt非常大时，由串联电感引起的瞬态电源电压摆动会变得非常大。因此，当在各种操作模式之间切换所述芯片时，减少dI/dt是必不可少的。对于移位寄存器来说，串行和并行方式之间的变换具有固有风险。大部分风险发生在从并行方式变换到串行方式的期间。在这种条件下，如果所述时钟频率较大，那么在移位寄存器中锁存于“位n”的锁存器上的错误状态的风险很高。因为采用移位寄存器来屏蔽(mask)锁相环(PLL)时钟信号以便生成较低频率时钟，因此必不可少的是，能够加载并行的位并且以全速观察移位寄存器的串行输出，以便确保移位寄存器包含正确的代码。因此，需要一种能够在低带宽工作环境中进行dI/dt电路的全速测试的电路。
技术实现思路
本专利技术提供了一种用于生成以全速运行的代码模式的错误检测状态并且进行校正的方法、设备和计算机程序。基于模式输入，生成多个阴影寄存器(shadow register)输出。然而，存在两种不同的操作模式来确定错误检测状态信号串行的和并行的。因此，对于移位寄存器来说，选择一种模式。一旦进行了选择，就基于多个阴影寄存器输出来生成移位寄存器输出。然后根据多个移位寄存器输出来生成错误检测状态信号。附图说明为了更彻底地理解本专利技术及其优点，现在将结合附图进行以下的描述，其中图1示意性地描述了电源、插件、印刷电路板(pcb)和芯片，其中部分由于插件和PCB中存在寄生串联电感和电阻，因此，由芯片引起的任何瞬态电流都会引起在VDD_CHIP和GND_CHIP处的瞬态电压摆动；图2举例说明了用于在循环移位的串行方式和移位的并行方式之间进行切换的电路；图3举例说明了用于把控制位输入到另一逻辑元件中的电路；图4比较详细地举例说明了图3的某些输出逻辑；并且图5举例说明了在图4的延迟元件前后生成的第一和第二时钟周期。具体实施例方式在随后的论述中，提出了很多具体细节，以便提供对本专利技术的彻底了解。然而，本领域技术人员将会意识到本专利技术可以在没有这种具体细节的情况下实施。在其他情况下，众所周知的元件仅以示意图或者框图的形式进行了举例说明，以便不会因不必要的细节而模糊本专利技术。另外，在很大程度上，涉及网络通信、电磁信号发送技术等的细节被省略了，这是因为认为这种细节不是获得对本专利技术的完整理解所必需的，并且认为这种细节包括在本领域普通技术人员的理解范围内。应进一步注意的是，除非指明，否则此处所述的所有功能都可以依照硬件或软件或者其某些组合来实现。然而，在优选的实施例中，所述功能由诸如计算机或者电子数据处理器之类的处理器根据诸如计算机程序代码的代码或软件来执行，或者由被编码用来执行这种功能的集成电路来执行。转向图1，举例说明了电路100，其中在改变芯片180的操作频率的一瞬间发生明显的功率急冲(surge)。电源110耦合至电阻(“R”)112和R 116。所述R 112耦合至电感器(“L”)116，而R 116耦合至L 118。在所述L 116和L 118之间耦合电容(“C”)120。所述L 116耦合至R 122，而L 118耦合至R 126。所述R 122耦合至L 124，而R 126耦合至L 128。在L 124和L128之间耦合C 130。在所述电路两端重复有串联的交替电阻、电感器和电容，并且它们耦合至R 152和R 156。所述R 152耦合至L 158，而R 156耦合至L 159。在L 158和L159之间耦合C 160。R 162耦合至L 164，而R 166耦合至L 168。在L 164和L 168之间耦合C 170。芯片180耦合至L 164和L 168。在图1中，当芯片180从一个时钟频率改变为第二个时钟频率时，在系统100中会出现严重的波动，由此在图1的各种无源器件内产生电流急冲。图2的电路200用于这样的电路，该电路用于输入将以并行方式加载到移位寄存器上的代码模式序列。一旦完成所述加载过程，移位寄存器就变成串行方式，并且依照循环复用(round robin)的方式来运行所述模式。然后，把移位寄存器的输出用于屏蔽高频时钟的特定脉冲，由此实现所期望的分频。在电路200中，D型触发器(DFF)210的输出信号由控制N开关220来控制。所述DFF 210允许输入串行信号，其具有循环复用的1和0。所述控制N开关220选择将从外部加载的循环复用脉冲或者并行输入位。所选的位被加载到DFF 230中。然而，在并行和串行方式之间移动移位寄存器(未示出)的过程具有其固有风险。所述控制N开关220具有两个控制输入。一个是时钟信号(CLK)，而另一个是用于告知系统依照串行(循环复用)还是并行方式进行操作的控制信号。所述控制N开关220然后接收这些信号，并且依照同步的方式启动/禁止移位寄存器的并行和串行路径。在此过程中发生故障的一个主要的风险发生在从并行变换到串行方式期间。在此方式期间，如果时钟频率较大，那么存在错误状态锁存在移位寄存器中的‘位n’的触发器(FF)/锁存器210、220上的高风险。例如，在并行操作方式期间，图2中的路径A被选择而路径B被禁止。当禁止并行方式而启动串行方式时，路径A被禁止而同时路径B被启动。在此变换时段期间，作为移位寄存器的‘位n’的输入的节点1能够发现其自身处于没有被明确定义的状态中。假定位n的DFF/锁存器230的采样/保持时间为Tsh。为了便于说明，假定信号从在图2中的节点2到达节点1所花费的时间为Tb。因此，在节点1明确定义的状态锁存到不期望的状态上的概率随着Tb和Tsh的数值变得相当而增加了。因为移位寄存器可用来屏蔽PLL时钟信号以便生成低频时钟，因此，在一个实施例中，以全速度在移位寄存器的串行(循环复用)输出中加载并且观察并行位，以便确保移位寄存器包含正确的代码。现在转向图3的电路300，举例说明了一种能够用来为电路300或者某些其它这种分频电路的正确操作进行代码模式的片上(on-chip)错误检测和校正。通常，电路300周期性地检测屏蔽电路的功能，然后输出表明成功或者失败的高或者低逻辑值。对于n位dI/dt简化电路来说，电路300每n个周期检验适当的功能。如果检测到错误，那么此错误信号还进一步用于自动地以正确的代码来替代错误的代码。本文档来自技高网...

【技术保护点】
一种用于生成以全速运行的代码模式的错误检测状态并且进行校正的高频电路，包括：阴影寄存器装置，具有多个模式输入端和多个阴影寄存器输出端；串行／并行移位寄存器，具有多个输入端，其中多个输入端的每个输入端至少连接至至少一个阴影寄存 器的输出端，并且其中所述串行／并行移位寄存器被至少配置为可有选择地编程为在串行方式和并行方式之间交替；每个均具有一对输入端的多个比较器，其中每个比较器的每个输入端被至少配置为耦合至所述串行／并行移位寄存器的输出端；至少一个逻 辑门，被至少配置为接收来自于多个比较器的每个比较器的输出；以及输出电路，被至少配置为接收所述逻辑门的输出以便生成功能上与错误检测状态相关的信号。

【技术特征摘要】
US 2004-11-12 10/988,2851.一种用于生成以全速运行的代码模式的错误检测状态并且进行校正的高频电路，包括阴影寄存器装置，具有多个模式输入端和多个阴影寄存器输出端；串行/并行移位寄存器，具有多个输入端，其中多个输入端的每个输入端至少连接至至少一个阴影寄存器的输出端，并且其中所述串行/并行移位寄存器被至少配置为可有选择地编程为在串行方式和并行方式之间交替；每个均具有一对输入端的多个比较器，其中每个比较器的每个输入端被至少配置为耦合至所述串行/并行移位寄存器的输出端；至少一个逻辑门，被至少配置为接收来自于多个比较器的每个比较器的输出；以及输出电路，被至少配置为接收所述逻辑门的输出以便生成功能上与错误检测状态相关的信号。2.如权利要求1所述的电路，其中所述逻辑门还包括AND门。3.如权利要求1所述的电路，其中所述输出电路还包括多个级联的触发器。4.如权利要求3所述的电路，其中多个级联的触发器还包括一对级联的D触发器，其中至少一个D触发器接收来自于所述至少一个逻辑门的启动信号，并且通过该对级联D触发器的延迟输出被重置。5.如权利要求1所述的电路，其中所述电路还包括时钟发生器，所述时钟发生器被至少配置为向所述输出电路输出慢时钟信号。6.一种用于生成以全速运行的代码模式的错误检测状态并且进行校正的高频电路，包括阴影寄存器，被至少配置为接收多个模式输入；串行/并行移位寄存器，被至少配置为接收来自于所述阴影寄存器的输出信号；选择器，用于向串行/并行寄存器提供信号以便进入串行方式或者并行方式；错误检测状态模块，被至少配置为接收串行/并行移位寄存器的输出，并且被至少配置为生成功能上与错误检测状态相关的信号。7.如权利要求6所述的电路，其中所述错误检测状态模块还包括每个均具有一对输入端的多个比较器，其中每个比较器的每个输入端被至少配置为耦合至所述串行/并行移位寄存器的输出端；至少一个AND门，被至少配置为接收来自于多个比较器的每个比较器的输出；以及输出电路，被至少配置为接收逻辑门的输出以便生成功能上与错误检测状态相关的信号。8.如权利要求7所述的电路，其中所述...

【专利技术属性】
技术研发人员：戴维W伯伊尔斯特勒，埃斯金德尔海鲁，齐洁明，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]