按连接顺序进行从模块选择的选择电路的控制方法技术

按连接顺序进行从模块选择的选择电路及其控制方式，其特征是单个从模块的选择电路为一个Ｄ触发器，各个从模块的Ｄ触发器相互之间串行连接，构成移位寄存器，主模块唯一一个有效选择信号按串行连接的顺序传递到所选择的从模块中，主模块时钟信号并联接入各从模块的时钟信号端，主模块清零信号并联接入各从模块的清零端。本发明专利技术选择电路可以实现按连接顺序对串行连接的模块进行选择，无需设置地址。使用时，只需将从模块逐个串行连接，最后再接到主模块，按连接顺序对串行连接的模块进行选择使用。

【技术实现步骤摘要】

本专利技术涉及一种由主模块对从模块进行选择的选择电路及其控制方式。背景介绍现在有很多电子产品都采用模块化设计，使产品的配置比较灵活，用户可以方便地进行选择。一般，这种产品的模块可以分为主模块(如主控模块、CPU模块等)和从模块(如开关量输入/输出模块、模拟量输入/输出模块等)。各个模块串行连接。每个从模块都有自己的地址。主模块传来的地址信号，通过从模块上的逻辑电路，产生相应的模块选择信号，从而控制对从模块的访问。用户可以通过跳线等方式对从模块的地址进行更改。采用这种连接方式，在使用产品之前要对产品的从模块设置地址，并且必须保证地址不重复，比较麻烦。而且在增加新模块时，也要设置一个与当前所有从模块不相同的地址，不太方便。
技术实现思路
本专利技术是为避免上述现有技术所存在的不足之处，提供一种可以按连接顺序进行选择的选择电路。本专利技术同时提供该电路的控制方式。本专利技术解决技术问题所采用的技术方案是本专利技术选择电路的结构特点是其特征是单个从模块的选择电路为一个D触发器，各个从模块的D触发器相互之间串行连接，构成移位寄存器，主模块唯一一个有效选择信号CS_Input按串行连接的顺序传递到所选择的从模块中，主模块时钟信号CS_Clock并联接入各从模块的时钟信号端CLK，主模块清零信号CS_Clear并联接入各从模块的清零端CLR。本专利技术控制方式的特点是按如下顺序工作a、主模块CS_Clear先输出“低”电平，将所有D触发器的Q端都设置为“低”电平，再输出“高”电平，使所有D触发器可以正常传递信号；b、主模块CS_Input输出“高”电平，并且从CS_Clock输出“低”电平；c、若要访问第n个从模块，先从CS_Clock输出“高”电平，然后从CS_Clock和CS_Input输出“低”电平，如此重复n次，在CS_Clock端产生n个上升沿，把唯一的一个“高”电平移到第n个从模块中D触发器的Q端，从而使该从模块的选择信号有效，主模块即可对该从模块进行访问； d、在访问完毕后，从CS_Clear输出“低”电平，将所有D触发器的Q端都设置为“低”电平，使所有从模块的选择信号都无效。本专利技术是利用移位寄存器，将主模块的唯一一个有效选择信号，按串行连接的顺序传递到所选择的从模块中，使得主模块可以对该从模块进行访问。与已有技术相比，本专利技术有益效果体现在本专利技术选择电路可以实现按连接顺序对串行连接的模块进行选择，无需设置地址。使用时，只需将从模块逐个串行连接，最后再接到主模块，按连接顺序对串行连接的模块进行选择使用。附图说明图1为本专利技术从模块连接结构框图。图2为本专利技术从模块连接电路结构示意图。图3为本专利技术主、从模块串行连接构成移位寄存器电路结构示意图。以下通过具体实施方式对本专利技术作进一步描述实施例本实施例中主模块与从模块串行连接，如图1所示。主模块输出3根控制信号线CS_Clear、CS_Clock、CS_Input。从模块的连接电路如图2所示。其中P1为输入插座，P2为输出插座，芯片SN74HC74N是D触发器。该连接电路的工作原理将主、从模块串行连接起来，够成一个移位寄存器电路，由主模块对整个移位电路进行控制。如图3所示。在本实施例中，当主模块输出的CS_Clear信号为“低”电平时，所有D触发器的Q端都为“低”电平；当主模块输出的CS_Clear信号为“高”电平时，每个CS_Clock信号的上升沿都会将D触发器D端的电平信号传到Q端，从而产生信号的移位。从模块连接电路中的D触发器的输出端Q(或Q)作为从模块的选择信号。该连接电路的适用范围适用于“一主多从”结构、串行连接的模块和电路板。特别是需要按连接顺序对从模块进行访问的产品。具体实施中使用该连接电路时，并不是必须使用芯片SN74HC74N。只要几块芯片连接起来能构成移位寄存器即可。对于有效选择信号为“高”电平的从模块，可以从D触发器的Q端取得选择信号；对于有效选择信号为“低”电平的从模块，可以从D触发器的Q端取得选择信号。本文档来自技高网...

【技术保护点】
一种按连接顺序进行从模块选择的选择电路，其特征是单个从模块的选择电路为一个Ｄ触发器，各个从模块的Ｄ触发器相互之间串行连接，构成移位寄存器，主模块唯一一个有效选择信号ＣＳ＿Ｉｎｐｕｔ按串行连接的顺序传递到所选择的从模块中，主模块时钟信号ＣＳ＿Ｃｌｏｃｋ并联接入各从模块的时钟信号端ＣＬＫ，主模块清零信号ＣＳ＿Ｃｌｅａｒ并联接入各从模块的清零端ＣＬＲ。

【技术特征摘要】
1.一种按连接顺序进行从模块选择的选择电路，其特征是单个从模块的选择电路为一个D触发器，各个从模块的D触发器相互之间串行连接，构成移位寄存器，主模块唯一一个有效选择信号CS_Input按串行连接的顺序传递到所选择的从模块中，主模块时钟信号CS_Clock并联接入各从模块的时钟信号端CLK，主模块清零信号CS_Clear并联接入各从模块的清零端CLR。2.权利要求1所述选择电路的控制方式，其特征是如下步骤进行a、主模块CS_Clear先输出“低”电平，将所有D触发器的Q端都设置为“低”电平，再输出“高”电平，使...

【专利技术属性】
技术研发人员：夏振宇，
申请(专利权)人：夏振宇，
类型：发明
国别省市：34[中国|安徽]