通过模块上寄存器的主动终止控制制造技术

一种用于提供主动终止控制的方法，包括：　　　　监测系统命令总线；以及　　　　响应在所述系统命令总线上检测到预定命令，向存储装置发出主动终止控制信号。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储装置。具体来说，它涉及在存储装置中的读和写命令之后的主动终止控制。
技术介绍
许多电子系统采用相互之间来回发送信息的控制器和存储装置。信息通常在一个或多个系统总线上传送。这些总线用作传输线。因此，这些总线要求考虑与耦合到传输线的装置关联的信号反射的设计。传输线通常采用耦合在传输线与电源节点之间的电阻来终止。对于电子系统、如计算机，由一般设置在计算机主板上的外部电阻来提供终止。具有与传输线的阻抗匹配的阻抗的外部电阻被选取以终止传输线、例如连接多个集成电路的总线的互连信号线。当外部电阻匹配传输线阻抗的电阻分量时，存在极少或没有信号反射。但是，设置在系统板上的所有信号线的外部电阻使用这些板上的大量面积。作为外部电阻的一种备选方案，芯片上终止或管芯上终止、又称作主动终止可用于系统的集成电路上。使用芯片上终止要求系统的装置、如控制器与存储器之间的附加互连。这种附加互连还要求控制器和系统的其它装置使用附加引脚连接器。各种装置上的附加连接线和引脚连接的数量取决于用于提供芯片上终止的整体设计。所需要的是一种提供主动终止控制的控制的部件，它是灵活的，并且不要求对电子系统添加大量引脚连接。专利技术概述在本专利技术中提供对上述问题的一个解决方案。通过模块寄存器向存储器提供主动终止控制信号为存储器中的主动终止控制提供一种方法和装置。模块寄存器监测系统命令总线上的读和写命令。对检测到读或写命令作出响应，模块寄存器对存储器产生主动终止控制信号。存储器根据编程到存储器的一个或多个模式寄存器中的信息启动主动终止。在一个实施例中，存储器列地址选通脉冲(CAS)等待时间用来确定接通时间，以及存储器突发长度(BL)用来确定主动终止接通之后的断开时间。接通时间设置为CAS等待时间减去多个时钟周期。在主动终止接通之后，它在设置为大约等于相当于双数据随机访问存储器(称作DDR)的BL/2的周期数量加上1.5个时钟周期的时间长度中保持接通。对于每周期读和写一个数据位的存储器，主动终止在设置为大约等于相当于存储器的BL的周期数量的时间长度中保持接通。本专利技术的这些和其它实施例、方面、优点及特征将在以下说明中进行阐述，通过参照本专利技术的以下说明及参考附图或者通过实施本专利技术，本领域的技术人员在某种程度上会清楚这些内容。通过工具、过程以及在所附权利要求中具体指明的组合来实现和获得本专利技术的这些方面、优点以及特征。附图概述附图说明图1表示信息处理系统的一个实施例，其中包括根据本专利技术的理论、具有耦合到存储器模块的控制器的计算机系统。图2表示根据本专利技术的理论、具有耦合到存储器模块的控制器的系统的一个实施例。图3表示根据本专利技术的理论、具有解码电路、多个输入命令端口、芯片选择端口以及输出主动终止控制信号的主动终止端口的模块寄存器的一个实施例。图4表示根据本专利技术的理论、具有根据芯片选择端口上所接收的信号输出主动终止控制信号的主动终止控制端口和多个输入命令端口的模块寄存器的解码电路的一个实施例。图5表示根据本专利技术的理论的存储器的一个实施例，其中包括耦合到用于接收主动终止控制信号的主动终止控制端口以及耦合到主动终止的控制逻辑。图6表示根据本专利技术的理论、具有为主动终止控制提供信息的位单元的扩展模式寄存器的一个实施例。图7表示根据本专利技术的理论、采用为主动终止控制提供信息的位单元的模式寄存器的一个实施例。图8表示根据本专利技术的理论、用于主动终止控制的方法的一个实施例的流程图。图9表示根据本专利技术的理论、用于主动终止控制的方法的另一个图10表示根据本专利技术的理论、用于扩展主动终止控制的方法的另一个实施例的流程图。图11表示根据本专利技术的理论、在用于主动终止控制的方法的一个实施例中具有CAS等待时间三和突发长度四的对存储器的写操作的时序图。图12表示根据本专利技术的理论、在用于包括扩展主动终止控制的主动终止控制的方法的一个实施例中具有CAS等待时间三和突发长度四的存储器中读操作的时序图。优选实施例的详细说明在优选实施例的以下详细说明中，参照构成其组成部分的附图，附图中通过图解来说明一些可实施本专利技术的具体实施例。对这些实施例进行了详细描述，足以使本领域的技术人员能够实施本专利技术，并且要理解，可采用其它实施例，可进行过程、电气或机械变更，而没有背离本专利技术的范围。因此，以下详细说明不是限制性的，本专利技术的范围仅由所附权利要求及其等效物来定义。系统图1表示信息处理系统100的一个实施例，其中包括根据本专利技术的理论、具有耦合到存储器模块130、140的控制器120的计算机系统110。控制器120除其它通路外还通过命令总线150耦合到存储器模块130、140。存储器模块130、140包括一个或多个存储装置，其中具有设计在各存储装置内的主动终止。此外，信息处理系统100还可包括耦合到计算机系统110以便从系统用户接收输入以及向其显示信息的键盘160、鼠标170和监视器180。图2表示根据本专利技术的理论、具有耦合到存储器模块230、250的控制器220的系统200的一个实施例。在图2的实施例中，存储器模块230包括模块寄存器232和存储装置234-241，其中模块寄存器232经由多条线路245耦合到各存储器234-241。类似地，存储器模块250包括模块寄存器252和存储装置254-261。模块寄存器252经由多条线路265耦合到各存储器254-261。此外，存储器模块230上的模块寄存器232以及存储器250上的模块寄存器252耦合到属于系统200的系统命令总线260的通用命令总线，控制器220也耦合到该总线。除了系统命令总线260之外，控制器220还经由芯片选择(CS#0)线262和CS#1线264耦合到模块寄存器232，并且经由CS#2线266和CS#3线268耦合到模块寄存器252。如本领域的技术人员会理解的那样，系统200除这些元件外，还包括未示出的其它元件、其它总线和通信通路。附图重点放在用于理解根据本专利技术的理论的各种实施例的那些元件上。模块寄存器232像模块上的缓冲器一样工作，它把来自系统控制总线260的控制信号重新驱动到模块230上的八个存储装置234-241。地址和控制被路由到模块寄存器232，然后在下一个时钟周期重新定时到存储装置234-241。因此，较大的负荷可放在系统总线260上，而没有使地址和控制线的负荷过大。其它实施例在单存储器模块上包括16、32或36个存储装置。对于较高密度的存储器模块，存储装置的数量通常改变。模块寄存器232经由控制线245耦合到存储装置234-241，其中控制线245耦合到各存储装置，提供诸如行地址选通脉冲(RAS)、CAS和写允许(WE)之类的信号。诸如CS和时钟允许(CKE)之类的其它信号具有独立于寄存器模块232的线路。存储装置234-241主要监测其芯片选择输入，以便确定是否正在对给定存储装置进行读或写。此外，各存储装置234-241配备了主动终止，而不是让终止设置在主板上。模块寄存器232通过CS#0线262和CS#1线264耦合到控制器220。模块寄存器252像模块寄存器232那样配置，但通过CS#2线266和CS#3线268耦合到控制器。这种配置用于在不同时间访问两组存储装置，其中的一组通常在存储器模块230的一侧，另一组则在存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于提供主动终止控制的方法，包括监测系统命令总线；以及响应在所述系统命令总线上检测到预定命令，向存储装置发出主动终止控制信号。2.如权利要求1所述的方法，其特征在于，发出主动终止控制信号响应在所述系统命令总线上检测到写命令或读命令而执行。3.如权利要求2所述的方法，其特征在于，在所述系统命令总线上检测预定命令包括确定第一芯片选择或第二芯片选择处于高状态。4.如权利要求2所述的方法，其特征在于，检测在所述系统命令总线上所监测的预定命令包括确定第一芯片选择反相或第二芯片选择反相处于高状态。5.如权利要求2所述的方法，其特征在于，发出主动终止控制信号与在所述系统命令总线上检测到所述写命令之后对存储装置发出写命令同时发生。6.如权利要求5所述的方法，其特征在于，向存储装置发出写命令在第一槽中的存储器模块上发生，以及发出所述同时的主动终止控制信号在第二槽中的存储器模块上发生。7.如权利要求2所述的方法，其特征在于，发出主动终止控制信号在所述系统命令总线上检测到读命令后向存储装置发出读命令之后延迟一个时钟周期。8.如权利要求7所述的方法，其特征在于，向存储装置发出读命令在第一槽中的存储器模块上发生，以及发出所述主动终止控制信号在第二槽中的存储器模块上发生。9.如权利要求2所述的方法，其特征在于，监测系统命令总线并向存储装置发出主动终止控制信号在模块寄存器中发生。10.一种用于存储器中主动终止控制的方法，包括接收主动终止控制信号；以及响应接收到主动终止控制信号，根据一个或多个模式寄存器中的信息来接通主动终止。11.如权利要求10所述的方法，其特征在于，接通主动终止在接收到所述主动终止控制信号之后的预定时间发生。12.如权利要求10所述的方法，其特征在于，接通主动终止在接收到所述主动终止控制信号之后的CAS等待时间减去两个时钟周期再加上附加等待时间之时发生。13.如权利要求12所述的方法，其特征在于，接通主动终止包括零附加等待时间。14.如权利要求10所述的方法，其特征在于，所述方法还包括在预定时间里保持主动终止接通。15.如权利要求14所述的方法，其特征在于，在预定时间里保持主动终止接通包括大约为突发长度除以二再加上一个半时钟周期的预定时间。16.如权利要求10所述的方法，其特征在于，所述方法还包括响应在所述主动终止接通时接收到另一个主动终止控制信号，在相对于所接收的最后一个主动终止控制信号所设置的预定时间里使所述主动终止保持接通。17.如权利要求16所述的方法，其特征在于，在相对于所接收的最后一个主动终止控制信号所设置的预定时间里使所述主动终止控制保持接通包括在与最后一个主动终止控制信号关联的接通时间之后的突发长度除以二再加上一个半时钟周期的时间里保持所述主动终止接通。18.一种用于存储器中的主动终止控制的方法，包括接收主动终止控制信号；忽略所接收的主动终止控制信号；以及响应接收到写命令而接通主动终止。19.如权利要求18所述的方法，其特征在于，忽略所接收主动终止控制信号包括访问所述存储器的模式寄存器中的信息，该信息允许忽略所接收主动终止控制信号。20.如权利要求18所述的方法，其特征在于，忽略所接收主动终止控制信号包括访问所述存储器中的信息，该信息允许忽略所接收主动终止控制信号。21.如权利要求20所述的方法，其特征在于，访问所述存储器中的信息包括访问所述存储器的模式寄存器中的一个或多个位。22.如权利要求18所述的方法，其特征在于，接通主动终止在接收到写命令之后的CAS等待时间减去两个时钟周期再加上附加等待时间之时发生。23.如权利要求22所述的方法，其特征在于，接通主动终止包括零附加等待时间。24.如权利要求18所述的方法，其特征在于，所述方法还包括在预定时间里保持主动终止接通。25.如权利要求24所述的方法，其特征在于，在预定时间里保持主动终止接通包括大约为突发长度除以二再加上一个半时钟周期的预定时间。26.一种用于存储器中的主动终止控制的方法，包括访问表明主动终止控制的启用或停用的信息；确定主动终止的接通时间；以及确定主动终止的断开时间。27.如权利要求26所述的方法，其特征在于，访问表明主动终止控制的启用或停用的信息包括访问模式寄存器中为表明主动终止的启用或停用而预定义的至少一个位。28.如权利要求26所述的方法，其特征在于，确定主动终止的接通时间包括将表明主动终止控制的启用或停用的信息与等待时间信息相结合，以便将接通时间设置为接收到主动终止控制信号之后的预定时期。29.如权利要求26所述的方法，其特征在于，确定主动终止的接通时间包括将接通时间设置为在接收到主动终止控制信号之后的CAS等待时间减去两个时钟周期再加上附加等待时间。30.如权利要求29所述的方法，其特征在于，设置接通时间包括零附加等待时间。31.如权利要求26所述的方法，其特征在于，确定主动终止的断开时间包括将表明主动终止控制的启用或停用的信息与突发长度信息相结合，以便将断开时间设置为接通所述主动终止之后的预定时期。32.如权利要求26所述的方法，其特征在于，确定主动终止控制的断开时间包括将断开时间设置为在所述主动终止的所述接通时间之后的突发长度除以二再加上时钟周期的倍数。33.如权利要求32所述的方法，其特征在于，设置断开时间包括等于大约一个半时钟周期的时钟周期的倍数。34.一种对存储器编程以用于主动终止控制的方法，包括将信息装入所述存储器，用于启用或停用主动终止控制。35.如权利要求34所述的方法，其特征在于，所述方法还包括将表明CAS等待时间和突发长度的信息装入所述存储器。36.如权利要求34所述的方法，其特征在于，所述方法还包括将表明附加等待时间的信息装入所述存储器。37.如权利要求34所述的方法，其特征在于，将用于启用或停用主动终止控制的信息装入所述存储器包括把一个或多个位装入所述存储器的模式寄存器。38.如权利要求34所述的方法，其特征在于，所述方法还包括将信息装入所述存储器，用于选择多个终止值；以及将信息装入所述存储器，用于选择单槽或双槽系统。39.如权利要求38所述的方法，其特征在于，将用于启用或停用主动终止控制的信息装入所述存储器、将用于选择多个终止值的信息装入所述存储器以及将用于选择单槽或双槽系统的信息装入所述存储器包括将一个或多个位装入所述存储器的一个或多个模式寄存器。40.如权利要求38所述的方法，其特征在于，将用于选择多个终止值的信息装入所述存储器包括把一个或多个位装入模式寄存器，用于选择75欧姆终止值或者150欧姆终止值。41.一种对存储器编程以用于主动终止控制的方法，包括将信息装入所述存储器，用于选择单槽或双槽系统。42.如权利要求41所述的方法，其特征在于，将用于选择单槽或双槽系统的信息装入所述存储器包括把一个或多个位装入模式寄存器，以便选择单槽或双槽系统。43.如权利要求41所述的方法，其特征在于，将用于选择单槽系统的信息装入所述存储器的步骤将所述存储器编程为忽略所接收的主动终止控制信号。44.一种模块寄存器，包括多个输入命令端口，用于监测系统命令总线；一个或多个芯片选择端口；解码电路，耦合到所述多个输入命令端口以及耦合到所述一个或多个芯片选择端口；以及主动终止控制端口，耦合到所述解码电路，用于输出主动终止控制信号。45.如权利要求44所述的模块寄存器，其特征在于，所述解码电路包括对写命令和读命令解码的逻辑电路。46.如权利要求45所述的模块寄存器，其特征在于，所述解码电路还包括逻辑电路，用于在来自所述系统命令总线的读命令被解码的情况下，使所述主动终止控制信号的输出在发出读命令的预计时间之后延迟一个时钟周期。47.如权利要求46所述的模块寄存器，其特征在于，发出读命令的所述预计时间大约为来自所述系统命令总线的所述读命令被发出之后一个时钟周期。48.如权利要求45所述的模块寄存器，其特征在于，所述解码电路还包括逻辑电路，用于在来自所述系统命令总线的写命令被解码的情况下，与发出写命令的预计时间同时发出主动终止控制信号。49.如权利要求48所述的模块寄存器，其特征在于，发出写命令的所述预计时间大约为来自所述系统命令总线的所述写命令被发出之后一个时钟周期。50.一种集成电路，包括多个输入命令端口；一个或多个时钟端口，用于接收时钟信号；解码电路，耦合到所述多个输入命令端口以及所述一个或多个时钟端口；以及主动终止控制端口，耦合到所述解码电路，用于输出主动终止控制信号。51.如权利要求50所述的集成电路，其特征在于，所述解码电路包括对写命令和读命令解码的逻辑电路。52.如权利要求51所述的集成电路，其特征在于，所述解码电路还包括逻辑电路，用于使得与读命令关联的主动终止控制信号的输出延迟比输出与写命令关联的主动终止控制信号更长的时钟周期。53.一种存储器模块，包括一个或多个存储装置；以及模块寄存器，耦合到所述一个或多个存储装置，所述模块寄存器包括多个输入命令端口，用于监测系统命令总线；一个或多个芯片选择端口；解码电路，耦合到所述多个输入命令端口以及耦合到所述一个或多个芯片选择端口；以及主动终止控制端口，耦合到所述解码电路，用于输出主动终止控制信号。54.如权利...

【专利技术属性】
技术研发人员：J·W·扬岑，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：