本发明专利技术是关于一处理器中产生一非对称延迟电路的方法与装置。透过于一总线接口单元与一双向总线间加入具有一逻辑闸与多数个延迟逻辑电路的一延迟单元，可将一对称输入致能信号转换为一非对称输出致能信号。当该非对称输出致能信号为高电位时，该输出入缓冲区被关闭以于该双向总线上传送一数据／地址／控制信号前先将该数据／地址／控制信号置于该数据垫上；以及当该非对称输出致能信号为低电位时，该输出入缓冲区被开启以利一外界数据源透过该总线驱动该数据垫。此非对称输出致能信号将可延长欲读取数据于该双向总线上有效的保留时间以令一接收端可于其消除前及时地取样该数据，同时又不过度影响开启延迟路径。
【技术实现步骤摘要】
本专利技术涉及一种处理器，尤其是于一处理器中产生一非对称延迟电路。
技术介绍
某些微处理器设计是于输出入线路上使用双向总线以节省输出入驱动器与针脚。然而，由于一现代微处理器中的总线的高速作业，双向总线的脉冲需求很难加以满足。满足双向总线脉冲需求的另一困难点在于脉冲延迟所牵涉的流程、电压与温度的范围甚广，故于整合集成电路设计上将遭遇相当困难。于最大延迟的情况下，所需考虑的是将读取数据置于总线的设定时间(setup time)的输入脉冲，以及将写入数据置于总线上以自一高阻抗状态变为一活跃状态所需延迟的输出脉冲。其次，若考虑到最小延迟的情况，所需考虑的是读取数据于总线上维持有效的停留期间(hold time)，以令接收者于数据消失的前有足够的时间对其取样。由于符合设定时间得以停留时间作为代价，反的亦然；故要同时符合两个极端情况的设计是相当困难。由于此合成器(synthesizer)意图于调整最大延迟情况中的脉冲后又能调整最小延迟情况下的脉冲，然而后者又与前者互相抵触，故此合成器的缺点即无法符合脉冲。此外，脉冲分析者于最大与最小延迟情况下平等对待脉冲弧(timing arcs)，故其无法理解如何使用非对称延迟的作法。事实上，为了对上述这一种电路执行正确的脉冲分析，即必须加入脉冲例外设定以使得电路设计工具可正确地对整组电路进行脉冲同步，而不会产生错误的脉冲路径。
技术实现思路
鉴于上述的专利技术背景中，为了符合产业上某些利益的需求，本专利技术目的是提出于一处理器中产生一非对称延迟电路的装置与方法，可用以解决上述传统的总线接口单元未能达成的标的。本专利技术的一实施例提供一装置以于一处理器中产生一非对称延迟电路。该装置包含一总线接口单元、一延迟单元、一输出入缓冲区以及一数据垫。该延迟单元连接至该总线接口单元以接收一对称输入致能信号，其中上述的延迟单元包含一逻辑闸，该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由多数个延迟逻辑电路连接至该对称输入致能信号的一第二输入端，据以产生一非对称输出致能信号至一输出入缓冲区。该输出入缓冲区是接收暨反转该延迟单元的输出信号并且于传送一数据/地址/控制信号至该数据垫的前先接收该数据/地址/控制信号。最后，该数据垫是连接至一双向总线。本专利技术的一实施例在于提供一装置以于一处理器中产生一非对称延迟电路。此装置包含一逻辑闸与多数个延迟逻辑电路。该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由该多数个延迟逻辑电路连接至该对称输入致能信号的一第二输入端。该多数个延迟逻辑电路的每一个皆延迟该对称输入致能信号达某一段时间以增加一上升边缘或一下降边缘的延迟时间，进而产生一非对称输出致能信号。本专利技术的一实施例在于提供于一处理器中产生一非对称延迟电路的一方法。此方法包含自一总线接口单元接收一对称输入致能信号于延迟单元；透过一延迟单元传送该对称输入致能信号，以调整该对称输入致能信号的上升时间与下降时间以产生一非对称输出致能信号；判定该输出致能信号是否为开启；当该非对称输出致能信号为高电位时，关闭一输出入缓冲区以驱动一数据/地址/控制信号于一数据垫；以及当该非对称输出致能信号为低电位时，开启该输出入缓冲区以利一外界数据源驱动该数据垫。附图说明图1是为一简化计算机系统的一方块示意图；图2是为现有技术的一处理器的一总线接口单元与一双向总线的连接关系的一方块示意图；图3是为于一总线接口单元与一双向总线间具有多数个延迟单元的一处理器的一方块示意图；图4是为根据本专利技术一第一实施例的一延迟单元架构的一示意图；图5是为根据本专利技术一第二实施例的一延迟单元架构的一示意图；图6是为本专利技术第二实施例的致能信号与一总线波形的一示意图；图7是为根据本专利技术一第三实施例的一延迟单元架构的一示意图；第八图是为本专利技术第三实施例的致能信号与一总线波形的一示意图；以及图9是为一处理器内延迟单元的运作情况的一流程示意图。主要组件符号说明110处理器120内存130输出入子系统140输出入装置150地址总线160数据总线170控制信号总线200处理器210处理器核心220总线接口单元241输出入缓冲区251资料垫260双向总线 310处理器核心320总线接口单元331延迟单元341输出入缓冲区351资料垫360双向总线410逻辑闸420延迟逻辑电路510与门520延迟逻辑电路710或门720延迟逻辑电路901～905根据本专利技术实施例的实施步骤具体实施方式本专利技术在此所探讨的方向为一种非对称脉冲电路。为了能彻底地了解本专利技术，将在下列的描述中提出详尽的步骤及其组成。显然地，本专利技术的施行并未限定于脉冲电路的技艺者所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本专利技术不必要的限制。本专利技术的较佳实施例会详细描述如下，然而除了这些详细描述的外，本专利技术还可以广泛地施行在其它的实施例中，且本专利技术的范围不受限定，其以的后的专利范围为准。参考图1所示，其是为一简化计算机系统的一方块示意图。一计算机系统可被简化为至少包含三个主要组件，其包含至少一处理器110、至少一内存120与至少一输出入子系统130。其中上述的内存120是用于储存程序指令与数据；上述的输出入子系统130是介接各种输出入装置140以提供此计算机系统两个目的，其一为与外界沟通，其二则为储存数据。上述的输出入装置140亦被称为周边装置，诸如键盘、显示屏幕、打印机与调制解调器等以便提供使用者接口。如磁盘的类的输出入装置140则用作为第二级储存装置。图1亦示出用于沟通上述三项组件的一称为系统总线的连接网络。此系统总线包含三个主要组件一地址总线150、一数据总线160与一控制信号总线170。上述地址总线150的宽度决定了此处理器110所能定址的实体储存器120的大小。上述数据总线160的宽度则决定此处理器110与上述的内存120或一输出入装置140之间转移的数据大小。而上述的控制信号总线170包含了一组控制信号，其通常包含内存读取、内存写入、输出入读取、输出入写入、中断、中断响应、总线要求与总线要求许可等信号。上述的控制信号指示此系统总线上所进行的动作种类。一计算机系统的各总线可为单向(未示于图中)或如图1所示的双向。一双向的总线可减少同一设计中输出入驱动器与针脚的数目，其为现代计算机系统中为何如此常见到此种设计的主因。上述的处理器110可自内存120或输出入子系统130读取或写入数据；反之，上述的内存120或输出入子系统130亦可利用同一个总线由处理器110读取或写入数据；故此总线被称为一双向总线。应注意的是，当一计算机系统中具有一个以上的处理器或其它组件时，亦可于此计算机系统中的任意两个组件之间利用一双向总线进行沟通。请参考图2所示，其是为现有技术的一处理器200的一总线接口单元220与一双向总线260的连接关系的一方块示意图。其中上述的处理器200是对应至图1示出的处理器100；亦如图1所示，一处理器通常具有三个输出总线一地址总线150、一数据总线160与一控制信号总线170。双向总线可令地址/数据/控制信号自处理器200传出至上述的内存120或输出入子系统130，或者可令地址/数据/控制信号自内存120或输出入子系统130传出至上述的处理器200。于一处理器核本文档来自技高网...
【技术保护点】
用于可合成流的非对称延迟电路的装置，其特征在于包含：一总线接口单元；一延迟单元，连接至该总线接口单元以接收一对称输入致能信号，其中上述的延迟单元包含一逻辑闸，该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由多数个延 迟逻辑电路连接至该对称输入致能信号的一第二输入端，据以产生一非对称输出致能信号；一输出入缓冲区以接收暨反转该延迟单元的输出信号并且接收一数据／地址／控制信号；以及一数据垫，接收该输出入缓冲区的输出并连接至一双向总线。
【技术特征摘要】
US 2005-4-13 60/670,6861.用于可合成流的非对称延迟电路的装置，其特征在于包含一总线接口单元；一延迟单元，连接至该总线接口单元以接收一对称输入致能信号，其中上述的延迟单元包含一逻辑闸，该逻辑闸包含一第一输入端以直接接收该对称输入致能信号与经由多数个延迟逻辑电路连接至该对称输入致能信号的一第二输入端，据以产生一非对称输出致能信号；一输出入缓冲区以接收暨反转该延迟单元的输出信号并且接收一数据/地址/控制信号；以及一数据垫，接收该输出入缓冲区的输出并连接至一双向总线。2.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该延迟单元调整该对称输入致能信号的上升时间与下降时间以产生该非对称输出致能信号以控制该双向总线的读取与写入时间。3.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该逻辑闸为一与门，当接收一低电位的该对称输入致能信号，该非对称输出致能信号的下降边缘将于一短时间内下降；并且当接收一高电位的该对称输入致能信号，该非对称输出致能信号的上升边缘将于一较长时间内上升。4.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该逻辑闸为一或门，当接收一高电位的该对称输入致能信号，该非对称输出致能信号的上升边缘将于一短时间内上升；并且当接收一低电位的该对称输入致能信号，该非对称输出致能信号的下降边缘将于一较长时间内下降。5.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，当该非对称输出致能信号为高电位时，该输出入缓冲区被关闭以于该双向总线上传送一数据/地址/控制信号前先将该数据/地址/控制信号置于该数据垫上；以及当该非对称输出致能信号为低电位时，该输出入缓冲区被开启以利一外界数据源透过该总线驱动该数据垫。6.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该延迟逻辑电路包含下列可能变化的某一种或其任意组合一延迟单元；一缓冲区；以及一反向器。7.根据权利要求6所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该反向器的数目为偶数。8.根据权利要求1所述的用于可合成流的非对称延迟电路的装置，其特征在于，所述该延迟逻辑电路的数量是根据于该双向总线上调整读取与写入时间的延迟时间。9.如权利要求...
【专利技术属性】
技术研发人员：保罗J佩特承，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。