运算处理装置和高速缓存操作方法制造方法及图纸

本发明专利技术提供一种运算处理装置和高速缓存操作方法。在多处理器结构的运算处理装置中，用作单处理器时避免高速缓存命中率下降。高速缓存访问传输单元（１３２）将经由本地高速缓存访问地址输入单元（１６１）从ＣＰＵ（１１０）得到的访问地址，经由远程高速缓存访问地址输出单元（１６４）输出到公共地址总线（８１）。高速缓存访问控制单元（２３１）使用从公共地址总线（８１）经由远程高速缓存访问地址输入单元（２６５）得到的访问地址，进行对高速缓冲存储器（２２１）的访问。即，从处理器（１００）的ＣＰＵ（１１０）输出的访问地址从高速缓存访问传输单元（１３２）输出，通过高速缓存访问控制单元（２３１）取得，可用于对处理器（２００）的高速缓冲存储器（２２１）的访问。

【技术实现步骤摘要】

本法明涉及一种多处理器结构的运算处理装置，尤其涉及一种有利于由处理器高效地使用本地高速缓存的技术。
技术介绍
以往，人们致力于由制造工艺技术的进步和超流水线(super-pipeline)技术带来的操作频率的提高，由超标量(super-scaler)和提高其效率的寄存器换名、OUT OF ORDER执行、分支预测、投机(speculative)执行技术带来的CPI(CLOCK CYCLESPER INSTRUCTION每指令所需时脉周期数)的减少实现的并行处理技术，从而带来的处理器性能的提高。进而，迄今为止，除了上述的高速安装技术外，人们大多采取多处理器技术来提高处理性能。日本特开昭63-240649号公报(图1)日本特开平5-197622号公报(图1)John L.Hennessy & David A.Patterson“Computer Architecture A Quantitative Approach Third Edition”Chapter Six Multiprocessors and Thread-Level Parallelism SnoopingProtocols
技术实现思路
但是，在使用多处理器的情况下，不能原样挪用以往使用的软件。例如，在使用LinuxOS的嵌入式软件中，通过使用能适应多处理器的Linux等OS、和使该OS与POSIX多线程库(thread library)相配等，从而能够在使软件的改变为最小的基础上，使用多处理器。但是，在使用不具有OS的嵌入式软件、像μITRON那样的适应多处理器稍延迟的OS等时，需要考虑软件开发工时。另外，即使在将来考虑了适应多处理器的情况下，即鉴于软件开发工时，也可采取用单处理器进行软件开发之后，用其平台使适应多处理器继续进行下去等的开发方法。进而，有时也会因硬件的故障处导致所有的高速缓存能够使用但却存在不能使用的处理器，在这种情况下，也考虑将多处理器用作为单处理器。如上所述，在通过多处理器技术提高了性能的芯片中，也需要考虑将安装有多处理器的运算处理装置用作单处理器的情况。但是，在多处理器结构的运算处理装置中仅使用单处理器的情况下，由于高速缓存容量仅有本地高速缓存的量，所以产生高速缓存容量下降、高速缓存命中率下降这样的问题。鉴于上述问题，本专利技术的课题在于，在具有多处理器结构的运算处理装置中，在作为单处理器来利用的情况下，有效地利用多处理器所具有的高速缓存容量，避免高速缓存命中率的下降。在本专利技术中，在将多处理器用作单处理器时，将与未利用的处理器相连接的本地高速缓存，通过有效地利用监听高速缓存功能的资源，作为使之进行操作的处理器的本地高速缓存来利用。即，本专利技术作为运算处理装置，具备分别具有CPU和本地高速缓存的多个处理器，上述多个处理器公共连接在具有公共总线和对其进行控制的控制部的公共总线控制单元，上述多个处理器的每一个具有的本地缓存具备高速缓存存储器和高速缓存控制单元，上述高速缓存控制单元分别具有高速缓存访问控制单元，与接受来自上述CPU的访问地址的本地高速缓存访问地址输入单元和接受来自上述公共总线的访问地址的远程高速缓存访问地址输入单元连接，使用从上述本地高速缓存访问地址输入单元或者上述远程高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问；高速缓存访问传输单元，与上述本地高速缓存访问地址输入单元和向上述公共总线输出访问地址的远程高速缓存访问地址输出单元连接，具有将从上述本地高速缓存访问地址输入单元得到的访问地址通过上述远程高速缓存访问地址输出单元输出到上述公共总线的功能；以及高速缓存操作模式选择单元，能够设定作为单高速缓存操作模式进行操作或者作为监听高速缓存操作模式进行操作。根据本专利技术，在本地高速缓存的高速缓存控制单元中，高速缓存访问传输单元能将从CPU经由本地高速缓存访问地址输入单元得到的访问地址通过远程高速缓存访问地址输出单元输出到公共总线。另外，高速缓存访问控制单元，能够使用从CPU经由本地高速缓存访问地址输入单元得到的访问地址，进行对高速缓冲存储器的访问，并且能够使用从公共总线经由远程高速缓存访问地址输入单元得到的访问地址，进行对高速缓冲存储器的访问。即，从某个处理器CPU输出的访问地址，被从该处理器的高速缓存访问传输单元输出到公共总线，由其他处理器的高速缓存访问控制单元从公共总线被取得，可用于其他的处理器对高速缓冲存储器的访问。因此，在某个处理器单独进行操作的情况下，可以将其他处理器的高速缓冲存储器作为该处理器的本地高速缓存来利用。此外，在本法明的运算处理装置中，在上述高速缓存操作模式选择单元设定了单高速缓存操作模式的情况下，在上述多个处理器中的要进行操作的第一处理器中，使上述本地高速缓存访问地址输入单元有效，并且使上述远程高速缓存访问地址输入单元无效，上述高速缓存访问控制单元，使用从上述本地高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问，上述高速缓存访问传输单元，将从上述本地高速缓存访问地址输入单元得到的访问地址通过上述远程高速缓存访问地址输出单元输出到上述公共总线，在上述多个处理器中的除上述第一处理器以外的处理器中，使上述本地高速缓存访问地址输入单元无效，并且使上述远程高速缓存访问地址输入单元有效，上述高速缓存访问控制单元，使用从上述远程高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问，上述高速缓存访问传输单元不向上述公共总线输出访问地址。另外，本专利技术作为在本法明的上述运算处理装置中进行高速缓存操作的方法，具有第一步骤，在上述高速缓存操作模式选择单元设定单高速缓存操作模式、或者监听高速缓存操作模式；第二步骤，在上述第一步骤设定了单高速缓存操作模式的情况下，在上述多个处理器中的要进行操作的第一处理器中，使上述本地高速缓存访问地址输入单元有效，并且使上述远程高速缓存访问地址输入单元无效，上述高速缓存访问控制单元，使用从上述本地高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问，上述高速缓存访问传输单元，将从上述本地高速缓存访问地址输入单元得到的访问地址通过上述远程高速缓存访问地址输出单元输出到上述公共总线；以及第三步骤，在上述第一步骤设定了单高速缓存操作模式的情况下，在上述多个处理器中的除上述第一处理器以外的处理器中，使上述本地高速缓存访问地址输入单元无效，并且使上述远程高速缓存访问地址输入单元有效，上述高速缓存访问控制单元，使用从上述远程高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问，上述高速缓存访问传输单元不向上述公共总线输出访问地址。根据本专利技术，在将多处理器结构的运算处理装置用作单处理器的情况下，能够将不进行操作的其他处理器的高速缓冲存储器用作进行操作的处理器的本地高速缓存。由此，能够避免由高速缓存容量下降导致的高速缓存命中率下降的问题。附图说明图1是表示作为本专利技术的一实施方式的运算处理装置的多处理器的结构的图。具体实施例方式下面，针对本专利技术的实施方式，参照附图进行说明。图1是作为本实施方式的运算处理装置的多处理器10的功能结构框图。多处理器10具备两个处理器100、200、以本文档来自技高网...

【技术保护点】
一种运算处理装置，具备分别具有ＣＰＵ和本地高速缓存的多个处理器，其特征在于：上述多个处理器公共连接在具有公共总线和对其进行控制的控制部的公共总线控制单元，上述多个处理器的每一个具有的本地高速缓存，其具备高速缓冲存储器和高速缓存控制单元，上述高速缓存控制单元分别具有：高速缓存访问控制单元，与接受来自上述ＣＰＵ的访问地址的本地高速缓存访问地址输入单元和接受来自上述公共总线的访问地址的远程高速缓存访问地址输入单元连接，使用从上述本地高速缓存访问地址输入单元或者上述远程高速缓存访问地址输入单元得到的访问地址，进行对上述高速缓冲存储器的访问；高速缓存访问传输单元，与上述本地高速缓存访问地址输入单元和向上述公共总线输出访问地址的远程高速缓存访问地址输出单元连接，具有将从上述本地高速缓存访问地址输入单元得到的访问地址通过上述远程高速缓存访问地址输出单元输出到上述公共总线的功能；以及高速缓存操作模式选择单元，能够设定作为单高速缓存操作模式进行操作或者作为监听高速缓存操作模式进行操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：挂田雅英，中岛雅逸，山本崇夫，尾崎伸治，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[]