半导体器件制造技术

本发明专利技术公开一种半导体器件，其包括行地址生成电路、第一区域和第二区域。行地址生成电路被配置为从激活信号和第一存储体地址生成第一行地址，并且被配置为从激活信号和第二存储体地址生成第二行地址。第一区域由第一行地址和内部地址激活。第二区域由第二行地址和内部地址激活。根据命令/地址信号来选择性地生成第一存储体地址和第二存储体地址中的一个。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2019年10月30日提交的申请号为No.10-2019-0136530的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及半导体器件，并且更具体地，涉及提供测试模式的半导体器件，在所述测试模式中执行用于数据所包括的位的压缩测试。
技术介绍
就诸如动态随机存取存储器(DRAM)器件的半导体器件而言，必须在每个半导体芯片(即，每个半导体器件)中甚至没有单个位故障的情况下精确地执行读取操作和写入操作。然而，且不论制造工艺技术，因为随着技术的发展，集成在单个半导体芯片中的单元的数量增加，所以单元故障的可能性可能变得更高。因此，如果未精确执行对半导体器件中所包括的故障单元的测试，则可能难以保证半导体芯片的可靠性。近来，已经开发了半导体器件的各种测试技术。特别地，非常重要的是，与高集成度半导体器件的可靠测试一起，以高速对高集成度半导体器件中包括的多个单元的特性进行测试。由于半导体器件的测试时间在半导体器件的开发周期方面直接影响半导体器件的制造成本，因此就全球半导体市场上的本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n行地址生成电路，其被配置为从激活信号和第一存储体地址生成第一行地址，并被配置为从所述激活信号和第二存储体地址生成第二行地址；/n第一区域，其由所述第一行地址和内部地址来激活；和/n第二区域，其由所述第二行地址和所述内部地址来激活，/n其中，所述第一存储体地址与所述第二存储体地址中的一个根据命令/地址信号而选择性地生成。/n

【技术特征摘要】
20191030 KR 10-2019-01365301.一种半导体器件，包括：
行地址生成电路，其被配置为从激活信号和第一存储体地址生成第一行地址，并被配置为从所述激活信号和第二存储体地址生成第二行地址；
第一区域，其由所述第一行地址和内部地址来激活；和
第二区域，其由所述第二行地址和所述内部地址来激活，
其中，所述第一存储体地址与所述第二存储体地址中的一个根据命令/地址信号而选择性地生成。


2.根据权利要求1所述的半导体器件，其中，所述第一区域和所述第二区域两者位于相同的存储区域中。


3.根据权利要求1所述的半导体器件，
其中，所述第一区域包括多个第一字线，所述多个第一字线中的任意一个由所述第一行地址和所述内部地址来激活；以及
其中，当所述多个第一字线中的任意一个被激活时，所述第一区域输出数据。


4.根据权利要求1所述的半导体器件，
其中，所述第二区域包括多个第二字线，所述多个第二字线中的任意一个由所述第二行地址和所述内部地址来激活；以及
其中，当所述多个第二字线中的任意一个被激活时，所述第二区域输出数据。


5.根据权利要求1所述的半导体器件，其中，所述行地址生成电路包括：
第一行地址生成电路，其被配置为：当所述激活信号被使能时，从所述第一存储体地址生成所述第一行地址；和
第二行地址生成电路，其被配置为：当所述激活信号被使能时，从所述第二存储体地址生成所述第二行地址。


6.根据权利要求5所述的半导体器件，其中，所述第一存储体地址和所述第二存储体地址两者在测试模式下被使能。


7.根据权利要求5所述的半导体器件，其中，所述第一行地址生成电路包括：
第一预驱动信号生成电路，其被配置为：当所述激活信号被使能时，将所述第一存储体地址反相缓冲以生成第一预驱动信号；
第一驱动电路，其被配置为由预充电信号和复位信号初始化，并且被配置为基于所述第一预驱动信号来生成第一驱动信号；和
第一锁存电路，其被配置为锁存所述第一驱动信号，并且被配置为将所述第一驱动信号的锁存信号进行缓冲以生成所述第一行地址。


8.根据权利要求5所述的半导体器件，其中，所述第二行地址生成电路包括：
第二预驱动信号生成电路，其被配置为：当所述激活信号被使能时，将所述第二存储体地址反相缓冲以生成第二预驱动信号；
第二驱动电路，其被配置为由预充电信号和复位信号初始化，并且被配置为基于所述第二预驱动信号来生成第二驱动信号；和
第二锁存电路，其被配置为锁存所述第二驱动信号，并且被配置为将所述第二驱动信号的锁存信号进行缓冲以生成所述第二行地址。


9.根据权利要求1所述的半导体器件，还包括：
数据输入/输出I/O电路，其被配置为当所述激活信号被使能时将通过所述第一行地址而生成的第一内部数据输出为数据，并且被配置为当所述激活信号被使能时将通过所述第二行地址而生成的第二内部数据输出为所述数据；和
压缩电路，其被配置为比较和压缩所述数据的位信号以生成比较信号。


10.根据权利要求9所述的半导体器件，其中，所述数据输入/输出I/O电路包括：
第一数据I/O电路，其被配置为当所述激活信号被使能时，基于所述第一内部数据来驱动所述数据；和
第二数据I/O电路，其被配置为当所述激活信号被使能时，基于所述第二内部数据来驱动所述数据。


11.根据权利要求9所述的半导体器件，其中，当所述数据的所有的位信号具有相同的逻辑电平时，所述比较信号被使能。


12.一种半导体器件，包括：
行地址生成电路，其被配置为从第一存储体地址和第二存储体地址生成第一行地址和第二行地址，所述第一行地址与所述第二行地址中的一个根据激活信号和命令/地址信号来选择性地生成；
存储区域，其被配置为包括第一区域和第二区域，并被配置为从储存在所述第一区域和所述第二区域中的第一内部数据和第二内部数据生成数据，其中，所述第一区域和所述第二区域由所述第一行地址和所述第二...

【专利技术属性】
技术研发人员：宋清基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR