【技术实现步骤摘要】
测试电路及采用该测试电路的存储芯片
本技术涉及集成电路领域，尤其涉及一种测试电路及采用该测试电路的存储芯片。
技术介绍
对于DRAM芯片，芯片阵列(Array)可能会有制造缺陷，所以在测试阶段工程师要找到阵列里每一个缺陷，确保缺陷都被修复。以LPDDR4为例，通常采用两种测试电路来找出阵列里的缺陷，一种测试电路是All-BankCompressionRead构架，它的优点是测试单个DRAM芯片所需时间短，缺点是需要增大芯片尺寸(DieSize)来存放压缩数据读取电路和128根Lbus信号线(专门用来传输压缩数据的信号线)，并且需要4个测试数据输出端口；另一种测试电路是One-BankCompressionRead构架，它的优点是借用本身的Gbus信号线(用来传输DRAM存储阵列的正常数据的信号线，在压缩数据读取测试时，也可以用来传输压缩数据)来完成压缩数据读取(CompressionRead)的功能，不需要增大芯片尺寸，并且只需要1个测试数据输出端口，缺点是测试单个DRAM芯片所需时间长。因此，亟需一种新型的...
【技术保护点】
1.一种测试电路，用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：/n压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。/n
【技术特征摘要】 【专利技术属性】
1.一种测试电路，用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：
压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。
2.根据权利要求1所述的测试电路，其特征在于，所述M个存储块分布成至少一奇数列及至少一偶数列，所述奇数列中的至少一存储块与所述偶数列中的至少一存储块组成所述存储组。
3.根据权利要求1所述的测试电路，其特征在于，所述测试电路还包括：
测试数据输出端口，所述测试数据输出端口通过压缩数据总线连接所述压缩数据读取单元。
4.根据权利要求3所述的测试电路，其特征在于，一个所述测试数据输出端口通过压缩数据总线至少连接两个所述压缩数据读取单元。
5.根据权利要求4所述的测试电路，其特征在于，所述测试数据输出端口的个数为2，一个所述测试数据输出端口通过压缩数据总线连接四个所述压缩数据读取单元。
6.根据权利要求3所述的测试电路，其特征在于，所述压缩数据总线为8位总线。
技术研发人员：王佳，张良，李红文，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34
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