ASIC和可编程逻辑器件并行开发系统和开发方法技术方案

一种集成电路的开发方法，其仅利用作为电路结构研究结果，作为逻辑设计文件的一部分的块端口规格的连接信息，生成一种所谓逻辑磁芯的网表，构成该逻辑磁芯的网用于连结不依存于器件技术的块的端口和端口之间，从逻辑磁芯中选择对象块，进行组合，使用组合后的逻辑磁芯的数据。ＡＳＩＣ和ＦＰＧＡ的并行开发系统，其构成部分如下：对于从互联网来的访问进行监视的防火墙、与由用户使用的网客户机进行通信的网服务器、进行用户认证的认证服务器，管理用户的用户管理服务器、执行ＡＳＩＣ和ＦＰＧＡ的开发用程序的逻辑合成服务器、把邮件分配给项目的有关人员的邮件服务器、存放设计信息的文件服务器、执行ＡＳＩＣ的工具设计用程序的应用服务器、以及对ＡＳＩＣ和ＦＰＧＡ的开发状况进行监视的监视服务器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路的开发方法和存储了集成电路的开发方法 的程序存储媒体、以及ASIC可编程逻辑器件并行开发系统、开发程 序和开发方法。本专利技术涉及集成电路的开发方法、存储了集成电路的开发方法的 程序存储媒体和逻辑合成工具的控制装置、以及用户从连网计算机方 面利用的ASIC和可编程逻辑器件的并行开发系统、开发程序和开发 方法。更详细地说，涉及集成电路开发的可编程逻辑器件构成方法，涉 及这样的集成电路的开发方法、以及能够无缝隙地并行开发ASIC和 可编程逻辑器件，能够使确保设计质量和缩短开发时间两者兼顾，同 时能够减少开发中消耗的资源和成本的ASIC和可编程逻辑器件的并 行开发系统，开发程序和开发方法，也就是说，仅利用作为电路结构 研究结果作为逻辑设计文件的一部分的块的端口规格的连接信息，生 成一种不依赖器件技术的、块的端口和端口之间进行连结的网络所构 成的被称为逻辑磁芯的网表，从逻辑磁芯中选择对象块，进行组合， 使用组合的逻辑磁芯数据来进行集成电路的开发。
技术介绍
按照集成电路的程序，首先在决定规格时，要慎重地无遗漏地仔 细研究，然后根据该规格来进行设计。图ll是表示集成电路设计程序的流程图。首先，根据产品规格，取得ASIC (特定用途的所谓专用 IC)的设计书(gl)。然后研究电路结构(g2)。再者，根据电路结 构研究结果来进行电路设计(g3 )。该电路设计是边进行逻辑验证(g4 ) 边进行设计。然后，在电路设计结束后进行电路的逻辑合成(g5)。逻辑合成 结束后，根据逻辑合成结果来进行规划布局(g6)。在该阶段完成电 路设计。电路设计完成后，制造该电路(g7)，利用制成电路来进行 实机评价(g8)。在以上的过程内，涉及本专利技术的部分是涉及g5步的 逻辑合成的部分。在集成电路开发中，把规格作为输入而加以实现的功能的研究、 为实现功能而进行的电路结构的研究，按以下流程来实施。通常，集 成电路的开发是，根据产品规格，对实现产品的功能进行仔细地筛选， 对实现已选出功能的电路结构进行研究，对IP (知识产权)等进行宏 观研究。在此，所谓宏观是指对也包括IP在内的RAM、 ROM等不 更改也能使用的。对研究结构的电路和IP的实现规模进行初步估计，这时，若预 先已知，则按门数计算，在不知道门数的情况下，根据必要的信号数 和处理所需的时间来计算触发电路数，对实现规模进行估计。这里， 根据估计的规模和各功能的输出入信号(以下称为端口 )个数，把多 个功能分成为一组，作为一个块。该分组对全部功能来进行。在逻辑设计中，根据上述功能和估计规模，利用HDL(硬件描 述语言)等手段以可编程逻辑器件为对象进行电路设计，进行在板上 的功能评价。评价结束后，进行ASIC化时，进行再设计和再验证。功能评价结束后，利用ASIC化来降低成本的情况下，不是从以 可编程逻辑器件(例如FPGA)为对象进行设计时起，就进行考虑到 ASIC的设计，而是由于输入输出緩冲区、器件用试验电路、存储器 等宏观等可编程逻辑器件和ASIC之间的不同，所以，以ASIC为对象根据可编程逻辑器件的设计数据产生再设计，由于再设计而出现的 设计数据的双重管理、再设计和功能再验证而使开发期限延长和开发 费用增加，使问题表面化。在此，ASIC具有的特征是开发周期长，但成本低，另一方面， 可编程逻辑器件(FPGA)具有的特征是开发周期短，但成本高。本专利技术是针对这些问题而提出的方案，其目的在于在大规模 ASIC的开发中的逻辑设计、逻辑合成、规划布局的同时(并行)开 发中所适用的电路结构研究中，提供集成电路的开发方法，其应用的方法(如特开2000-90142号所 述)是，根据对芯片进行功能分割的块的端口信息和芯片的端口信息， 生成块间网表作为端口间的连接信息；以及开发装置，用于控制逻辑合成工具，以便根据块间网表而按照任 意的规模的个数来生成用上述集成电路的开发方法而开发的集成电路 的结构块与块之间的网。提供一种能实现体系结构共用化，能够尽量避免再设计和再验证 的集成电路的开发方法、以及存储了集成电路的开发方法的程序存储 媒体。并且，近几年，由于半导体微细化，使10M门以上的ASIC也 能够开发。但是随着电子设备的高功能化和复杂化，进行规格设计、 逻辑设计和拼块、逻辑合成、规划布局设计、定时验证的工具设计， 花费很长时间，同时很难保证设计质量。尤其ASIC开发的返工，不 仅使电子设备开发时间延长，而且造成成本上升，失去投放市场的机 会。因此，大量需要开发周期(TAT)短、设计更改更容易的可编程 逻辑器件，但是可编程逻辑器件成本高，难于小难化，所以，大都是 首先用可编程逻辑器件实现功能，对样机调试后，使ASIC进入大量 生产阶段。但是，存在的问题是即使以ASIC化为前提，用可编程逻辑器 件制作样机进行验证，也很难使从可编程逻辑器件向ASIC的串行开发缩短总开发过程。尤其ASIC开发时的工具设计若出现不能按时完 成的问题，则可能造成返工，从可编程逻辑器件的再设计开始。在委 托小的半导体企业等外部协作的情况下，难于确保受托方的人力资源 并且其费用很高。再者，由于可编程逻辑器件和ASIC器件之间的结构不同，需要 专门为ASIC重新设计时，不仅用可编程逻辑器件的调试失去意义， 而且，开发周期增长，成本也上升，也会失去投放市场的良机。而且，针对ASIC大规模化造成开发周期长而采取的对策，如特 开2000-90142号公^L所述，同时进行电路结构研究、逻辑设计.验证、 工具设计。但是，由于电子设备的功能复杂化和市场发展很快，所以， 规格设计、逻辑设计、验证周期长，很难缩短开发过程。在同时进行 开发的情况下，需要具有ASIC开发知识的人力资源和开发工具，随 着半导体技术的进步，也需要加强复杂化开发工具的培训工作。
技术实现思路
所以，本专利技术的目的在于提供一种能够无缝隙地并行开发ASIC 和可编程逻辑器件，能够使确保设计质量和缩短开发时间两者兼顾， 同时能够减少开发中消耗的人力资源和成本的ASIC和可编程逻辑器 件的并行开发系统，开发程序和开发方法。图l是表示本专利技术方法的原理的流程图。 权利要求l所述的专利技术，其特征在于具有以下步骤 利用 一种从由块的端口和端口的连接信息构成的ASIC的逻辑磁 芯中，选择有连接关系的任意块进行组合的方法，生成一种由任意规 模、个数的块的端口和端口的连接信息所构成的、逻辑合成工具能够 读取的HDL格式的逻辑磁芯(1步)；根据芯片的端子信息用逻辑合成工具来制作临时的芯片设计图 案，在该图案上发生端子(2步)；在制成的图案内部，发生与2步相同的图案作为一个单元(3步)。 连接图案和单元之间的同一名称的端口 (4步)。对已连接的端口之间的网，插入依存于器件技术的输入输出緩冲区(5步)。对在1步制作的逻辑磁芯和单元进行替换，展开作为顶层的图案 阶层，生成网表(6步)。在权利要求l所述的专利技术中，根据端口名、范围、输出入定义， 制作出作为块的端口规格的实体而输出到文件内(写入文件内)。利 用对由输出入进行输出定义的端口编制输出信号文件的这种方法，检 查某块的输入端口内指定的输出处实例子的输出端口名是否是错误， 在输出处实例名中具有旨在连接器件的包封端子的I/O等关键字的情 本文档来自技高网...

【技术保护点】
一种供用户从联网的计算机方面利用的ＡＳＩＣ和可编程逻辑器件的并行开发系统，其特征在于具有：ＡＳＩＣ逻辑合成装置，用于根据上述用户要求，执行ＡＳＩＣ的逻ＡＳＩＣ逻辑合成结果判断装置，用于判断由上述ＡＳＩＣ逻辑合成装置编制的ＡＳＩＣ逻辑 合成结果是否满足了上述用户要求的速度性可编程逻辑器件逻辑合成装置，用于根据上述ＡＳＩＣ逻辑合成结果判断装置作出的判断结果，对可编程逻辑器件进行逻辑合成；逻辑合成结果显示装置，用于在计算机上显示出上述ＡＳＩＣ逻辑合成装置对ＡＳＩＣ逻辑 合成的执行结果、以及上述可编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行结果；以及逻辑合成通知装置，用于通过电子邮件向上述用户发出以下内容的通知：由上述ＡＳＩＣ逻辑合成装置对ＡＳＩＣ逻辑合成的执行开始和执行结果、以及由上述可 编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行开始和执行结果。

【技术特征摘要】
JP 2002-4-17 2002-115273;JP 2002-5-22 2002-1479301、一种供用户从联网的计算机方面利用的ASIC和可编程逻辑器件的并行开发系统，其特征在于具有ASIC逻辑合成装置，用于根据上述用户要求，执行ASIC的逻ASIC逻辑合成结果判断装置，用于判断由上述ASIC逻辑合成装置编制的ASIC逻辑合成结果是否满足了上述用户要求的速度性可编程逻辑器件逻辑合成装置，用于根据上述ASIC逻辑合成结果判断装置作出的判断结果，对可编程逻辑器件进行逻辑合成；逻辑合成结果显示装置，用于在计算机上显示出上述ASIC逻辑合成装置对ASIC逻辑合成的执行结果、以及上述可编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行结果；以及逻辑合成通知装置，用于通过电子邮件向上述用户发出以下内容的通知由上述ASIC逻辑合成装置对ASIC逻辑合成的执行开始和执行结果、以及由上述可编程逻辑器件逻辑合成装置对可编程逻辑器件逻辑合成的执行开始和执行结果。2、 如权利要求1所述的ASIC和可编程逻辑器件的并行开发系统， 其特征在于还包括网表生成装置，它根据按上述用户要求来构成上述ASIC的功能 生成由上述用户指定的多个功能块的端口间连接信息所构成的网 ROM数据生成装置，用于把逻辑合成完毕的对象功能块的数据填入 到由上述网表生成装置所生成的网表内，生成已记录了可编程逻辑器 件电路的ROM数据；ROM数据生成结果显示装置，用于在上述计算机上显示出由上 述ROM数据生成装置生成的ROM数据生成结果；以及ROM数据生成结果通知装置，它利用电子邮件向用户通知由上 述ROM数据生成装置生成的ROM数据生成结果。3、...

【专利技术属性】
技术研发人员：古贺智昭，津田昌行，中山彰二，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]