本发明专利技术公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明专利技术的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ＡＳＩＣ实现，提升了设计效率和效果，降低了设计研发费用。
【技术实现步骤摘要】
本专利技术涉及集成电路设计领域，具体涉及一种阵列算术逻辑单元结构。
技术介绍
当前和未来的集成系统芯片，主要由三部分构成承载操作系统的一 个或多个CPU，若干个标准的I/O接口，支撑特定算法处理的ASIC Application Specific Integrated Circuit,艮卩专用集成电路)。芯片设 计的复杂性和功能的差异性主要由ASIC决定，因为它的设计不仅会影响整 个芯片的体系架构，同时一定会影响设计时间和费用。因此，系统中解决 支撑特定算法处理的ASIC的设计问题处在一个突出的重要位置。ASIC设 计从过去0. 5um以上工艺的全定制阶段，进入今天0. 35-0. 09um的标准单 元自动综合阶段，未来ASIC设计将进入90-45nm阶段，如何提升ASIC 设计的效率和效果，是亟待解决的问题。现有的阵列算术逻辑单元结构采 用同一的控制单元，针对特定的算法，控制单元对多个互联的算术逻辑单 元进行连接配置和运算功能配置，使其具有确定的互联关系以能够协作执 行任务程序。但该方案具有以下缺点设计时间长，针对特定算法实现的 ASIC电路难以兼容其它算法，由于不同算法应用差异性的存在，在设计时 需要改变硬件的整体结构，不易于快速实现，无法满足产品快速上市的需 求。如今一个ASIC设计需要大概8个月到1年左右的时间完成，实现周期 太长，满足不了市场对产品快速升级换代的要求。同时，此方案的硬件实 现设计尤其在90nm及更低工艺下，其研发、流片以及测试的费用都很高。 例如，现今的无线通信就有WCDMA, OFDM， MIMO， WIMAX等众多算法，而在 基站的建设中若针对每种算法都采用对应的硬件实现，时间和成本开销都 特别大。
技术实现思路
本专利技术的主要目的就是解决现有技术中的问题，提供一种阵列算术逻 辑单元结构，利用该阵列算术逻辑单元结构能方便地改变其内部算术逻辑 单元的连接关系和运算功能，实现阵列规模和功能的可配置性，从而灵活适应不同算法之间的差异并大大提升设计的效率，降低设计费用。为实现上述目的，本专利技术提供一种阵列算术逻辑单元结构，包括通过 互联总线相连的复数个算术逻辑单元簇以及至少两个交换开关与至少两个 算法控制单元，所述算术逻辑单元簇各包含至少两个算术逻辑单元，所述 交换开关包括互联开关和配置单元，所述互联开关设置在所述算术逻辑单 元簇之间的互联总线上，所述配置单元与所述算法控制单元相连，所述算 法控制单元用于控制所述配置单元生成运算功能配置和连接配置，所述互 联开关根据所述连接配置确定其与所连算术逻辑单元簇中的各算术逻辑单 元的连接关系，所述各算术逻辑单元根据所述运算功能配置对指定的输入 数据进行指定的运算。 优选地所述算术逻辑单元簇与所述交换开关按照相间分布的方式成列连接， 构成复数列的二维处理阵列，所述算法控制单元按照与所述交换开关一对 一连接的方式布置成二维控制阵列。所述二维处理阵列和所述二维控制阵列按列相间排布，所述交换开关 与左右侧相邻的两个算法控制单元均相连。所述二维控制阵列中，各行的算法控制单元依次相连，各列的算法控 制单元也依次相连，所述算法控制单元还分别用于和与其相连的所述交换 开关进行数据交换，并通过各算法控制单元之间的连接通道转发来自所述 交换开关的数据。所述配置单元包括用于提供所述连接配置的配置寄存器和用于提供 所述运算功能配置的配置寄存器；所述交换开关还包括数据寄存器，用于 存储上下相邻的算术逻辑单元簇的各个算术逻辑单元的输出，并向所述各 个算术逻辑单元提供所述指定的数据，所述算法控制单元设置有与所述数据寄存器进行数据交换的总线接口 。还包括向所述二维控制阵列提供指令与数据加载的输入单元，所述二 维控制阵列按列或按行连接所述输入单元。所述算术逻辑单元簇还包括存储器。所述算术逻辑单元簇中各算术逻辑单元的时钟由与其相连的算法控 制单元控制。所述算法控制单元与所述算术逻辑单元簇对所述交换开关的访问采 用固定时间片的方式分时进行。所述算法控制单元具有停止模块和唤醒模块，所述停止模块用于使所述算法控制单元进入休眠状态，所述唤醒模块用于将所述算法控制单元从 休眠状态唤醒。本专利技术有益的技术效果是本专利技术的阵列算术逻辑单元结构包括多个算术逻辑单元簇、交换开关 以及算法控制单元，交换开关包括互联开关和配置单元，互联开关设置在 算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法 控制单元控制配置单元生成连接配置和运算功能配置，互联开关与算术逻 辑单元簇中的各算术逻辑单元的连接关系通过连接配置确定，各算术逻辑 单元根据运算功能配置对指定的输入数据进行指定的运算。优选实施方式 下，各算法控制单元还互相连接，算法控制单元与交换开关进行数据交换 并将数据通过相连的其它算法控制单元转发到其它交换开关。本专利技术实现了较为通用的阵列结构，通过适当调整各个算法控制单元 的配置指令，可将不同算法通过多个算法控制单元映射到阵列中相应的算 术逻辑单元簇，因此，对于不同的应用需要，本专利技术无需重新做针对特定 算法或应用的专门硬件ASIC,不需要改变硬件整体结构，而只需重新加载 阵列的执行程序，通过软件即可完成，相比于现有采用统一的控制单元的阵列结构，本专利技术实现了阵列规模和功能的可配置性，大大提升了 ASIC 设计效率。由于本专利技术的阵列结构可灵活快速地映射各种算法，也有利于 满足快速更新换代的要求，有利于满足产品的差异性和上市时间的约束， 同时也节约了每项算法的实现代价，降低了设计的一次性工程费用 (NonRecurring Engineering, NRE)。附图说明图1是本专利技术阵列算术逻辑单元结构一种实施例的主体部分的示意图2是本专利技术一种实施例中的交换开关的结构框图3是本专利技术一种实施例中的算法配置和数据转发单元的结构框图4是本专利技术一种实施例中的算法配置和数据转发单元的指令和数据 加载通道示意图5是本专利技术一种实施例包含输入输出的阵列结构示意图； 具体实施例方式本专利技术的特征及优点将通过实施例结合附图进行详细说明。 请参考图1，阵列算术逻辑单元ALU结构包括多个算术逻辑单元簇(图 中以ALU簇表示)、多个交换开关Switch以及多个算法控制单元ADU。每个算术逻辑单元簇由一定数量的算术逻辑单元ALU组成。算术逻辑单元簇 与交换开关Switch互联构成复数列的二维处理阵列，在该二维处理阵列的 列方向上，各算术逻辑单元簇和各交换开关Switch以相间分布的方式连 接，即每一列的每个算术逻辑单元簇分别与上下相邻两个交换开关Switch 相连，同样，除阵列边界外，每个交换开关Switch也分别与上下相邻两个 算术逻辑单元簇相连。算法控制单元ADU按照与交换开关Switch —对一相 连的方式布置，构成二维控制阵列，优选地，二维控制阵列和二维处理阵 列的按列相间排布，二维控制阵列各列的每个算法控制单元ADU与其右侧 相邻的交换开关Switch分别对应连接。算法控制单元ADU负责配置交换开关Switch的路径和算术逻辑单元 的运算功能，即针对相关的算法应用，各算法控制单元ADU根据从外部加 载的指令和数据，控制相应的交换开关Switch进行连接配置和运算功能配 置。交换开关Switch包括互联开关和配置本文档来自技高网...
【技术保护点】
一种阵列算术逻辑单元结构，其特征在于，包括通过互联总线相连的复数个算术逻辑单元簇以及至少两个交换开关与至少两个算法控制单元，所述算术逻辑单元簇各包含至少两个算术逻辑单元，所述交换开关包括互联开关和配置单元，所述互联开关设置在所述算术逻辑单元簇之间的互联总线上，所述配置单元与所述算法控制单元相连，所述算法控制单元用于控制所述配置单元生成运算功能配置和连接配置，所述互联开关根据所述连接配置确定其与所连算术逻辑单元簇中的各算术逻辑单元的连接关系，所述各算术逻辑单元根据所述运算功能配置对指定的输入数据进行指定的运算。
【技术特征摘要】
【专利技术属性】
技术研发人员：王新安，戴鹏，周丹，叶兆华，黄维，刘彦亮，魏来，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：94[中国|深圳]
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