半导体存储器装置制造方法及图纸

公开了半导体存储器装置。半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层，并且包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案中的所述一个半导体图案。数据存储元件包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。

【技术实现步骤摘要】
半导体存储器装置本申请要求于2019年10月8日在韩国知识产权局提交的第10-2019-0124881号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
本公开涉及一种半导体装置及其制造方法，更具体地，涉及一种具有改善的电特性的三维半导体存储器装置及其制造方法。
技术介绍
半导体装置的较高的集成度会有利于满足消费者对优异性能和廉价价格的需求。在半导体装置的情况下，由于它们的集成度会是确定产品价格中的各种因素中的一个，所以提高的集成度会特别有利。在二维或平面半导体装置的情况下，由于它们的集成度可以主要由单位存储器单元所占据的面积决定，所以集成度会受到精细图案形成技术的水平影响。然而，用于提高图案精细度的极其昂贵的工艺设备会对提高二维或平面半导体装置的集成度设定了实际限制。为了克服这样的限制，近来已经提出包括三维布置的存储器单元的三维半导体存储器装置。
技术实现思路
专利技术构思的一些实施例提供了具有改善的电特性和可靠性特性的三维半导体存储器装置。专利技术构思的一些实施例提供了制造具有改善的电特性和可靠性特性的三维半导体存储器装置的方法。根据专利技术构思的一些实施例，半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层并且包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案中的所述一个半导体图案。数据存储元件可以包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。根据专利技术构思的一些实施例，半导体存储器装置可以包括：多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；栅电极，延伸穿过所述多个层；以及数据存储元件，电连接到半导体图案中的一个半导体图案。栅电极可以包括：竖直部，延伸穿过半导体图案；第一水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的第一表面；以及第二水平部，从所述竖直部延伸并且面对半导体图案中的所述一个半导体图案的与半导体图案中的所述一个半导体图案的第一表面背对的第二表面。根据专利技术构思的一些实施例，半导体存储器装置可以包括：位线，在基底上沿第一方向延伸；半导体图案，沿与第一方向交叉的第二方向延伸，半导体图案包括第一杂质区、第二杂质区以及位于第一杂质区和第二杂质区之间的沟道区，第一杂质区电连接到位线；栅电极，包括延伸穿过半导体图案的沟道区的竖直部和从所述竖直部延伸且面对半导体图案的第一表面的第一水平部；以及数据存储元件，电连接到半导体图案的第二杂质区。沟道区可以围绕栅电极的所述竖直部。根据专利技术构思的一些实施例，制造半导体存储器装置的方法可以包括：形成包括沿竖直方向顺序地堆叠在基底上的多个层的堆叠件，所述多个层中的每个包括顺序地堆叠在基底上的第一绝缘层、半导体层和第二绝缘层；通过去除半导体层中的每个的一部分来形成多个半导体图案；形成延伸穿过所述多个半导体图案的孔；通过所述孔去除第二绝缘层中的每个的一部分以形成从所述孔水平地延伸的多个凹进；在所述孔和所述多个凹进中形成栅电极；形成分别电连接到所述多个半导体图案的第一端的多条位线；以及形成电连接到所述多个半导体图案的第二端的多个数据存储元件。附图说明通过以下结合附图进行的描述，将更清楚地理解一些示例实施例。附图表示如在这里所描述的专利技术构思的非限制性示例实施例。图1是示意性地示出根据专利技术构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。图2是示出根据专利技术构思的一些实施例的三维半导体存储器装置的透视图。图3是示出根据专利技术构思的一些实施例的三维半导体存储器装置的平面图。图4A至图4D是分别沿着图3的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图5是示意性地示出图3的存储器单元的透视图。图6、图8、图10、图12、图14、图16、图18和图20是示出根据专利技术构思的一些实施例的制造三维半导体存储器装置的方法的平面图。图7A、图9A、图11A、图13A、图15A、图17A、图19A和图21A分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的剖视图。图7B、图9B、图11B、图13B、图15B、图17B、图19B和图21B分别是分别沿着图6、图8、图10、图12、图14、图16、图18和图20的线B-B'截取的剖视图。图13C、图19C和图21C分别是沿着图12、图18和图20的线C-C'截取的剖视图。图22是沿着图3的线C-C'截取的剖视图，用于示出根据专利技术构思的一些实施例的三维半导体存储器装置。应该注意的是，这些附图意图示出在某些示例实施例中使用的方法、结构和/或材料的一般特性，并且意图补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能不精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，可以减小或夸大层、区域和/或结构元件的相对厚度和位置。在各种附图中使用类似或相同的附图标记意图指示存在类似或相同的元件或特征。具体实施方式图1是示意性地示出根据专利技术构思的一些实施例的三维半导体存储器装置的单元阵列的电路图。参照图1，根据专利技术构思的一些实施例的三维半导体存储器装置的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以沿第二方向D2布置。在一些实施例中，子单元阵列SCA可以如图1中所示在第二方向D2上彼此间隔开。子单元阵列SCA中的每个可以包括多条位线BL、多条字线WL和多个存储器单元晶体管MCT。一个存储器单元晶体管MCT可以设置在一条字线WL与一条位线BL之间。位线BL可以是设置在基底上并且与基底间隔开的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在竖直方向(即，第三方向D3)上彼此间隔开。在一些实施例中，位线BL中的每条可以在第一方向D1上纵向延伸。字线WL可以是在竖直方向(即，第三方向D3)上从基底延伸的导电图案(例如，金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。在一些实施例中，字线WL中的每条可以在第三方向D3上纵向地延伸。存储器单元晶体管MCT的栅电极可以连接到字线WL，存储器单元晶体管MCT的源电极可以连接到位线BL。存储器单元晶体管MCT中的每个可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储器单元晶体管MCT的漏电极可以连接到电容器。图2是示出根据专利技术构思的一些实施例的三维半导体存储器装置的透视图。...

【技术保护点】
1.一种半导体存储器装置，所述半导体存储器装置包括：/n多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；/n栅电极，延伸穿过所述多个层，栅电极包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及/n数据存储元件，电连接到半导体图案中的所述一个半导体图案，/n其中，数据存储元件包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。/n

【技术特征摘要】
20191008 KR 10-2019-01248811.一种半导体存储器装置，所述半导体存储器装置包括：
多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位线以及从位线沿与第一方向交叉的第二方向延伸的半导体图案；
栅电极，延伸穿过所述多个层，栅电极包括延伸穿过半导体图案的竖直部和从所述竖直部延伸且面对半导体图案中的一个半导体图案的第一表面的第一水平部；以及
数据存储元件，电连接到半导体图案中的所述一个半导体图案，
其中，数据存储元件包括：第一电极，电连接到半导体图案中的所述一个半导体图案；第二电极，位于第一电极上；以及介电层，位于第一电极与第二电极之间。


2.根据权利要求1所述的半导体存储器装置，其中，栅电极还包括从所述竖直部延伸且面对半导体图案中的所述一个半导体图案的第二表面的第二水平部，半导体图案中的所述一个半导体图案的第二表面与半导体图案中的所述一个半导体图案的第一表面背对。


3.根据权利要求2所述的半导体存储器装置，其中，第一表面是半导体图案中的所述一个半导体图案的顶表面，并且
第二表面是半导体图案中的所述一个半导体图案的底表面。


4.根据权利要求1所述的半导体存储器装置，其中，第一水平部与半导体图案中的所述一个半导体图案叠置。


5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于半导体图案中的所述一个半导体图案与位线中的一条之间；以及
第二硅化物图案，位于半导体图案中的所述一个半导体图案与第一电极之间。


6.根据权利要求1所述的半导体存储器装置，其中，半导体图案中的所述一个半导体图案包括：
第一杂质区，电连接到位线中的一条；
第二杂质区，电连接到第一电极；以及
沟道区，位于第一杂质区与第二杂质区之间，
其中，所述竖直部延伸穿过沟道区。


7.根据权利要求6所述的半导体存储器装置，其中，沟道区围绕所述竖直部。


8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括位于半导体图案中的所述一个半导体图案与栅电极之间的栅极绝缘层。


9.根据权利要求1所述的半导体存储器装置，其中，所述多个层包括具有第一半导体图案的第一层和具有第二半导体图案的第二层，第一层位于基底与第二层之间，并且
第一半导体图案在第一方向上的第一宽度比第二半导体图案在第一方向上的第二宽度宽。


10.根据权利要求9所述的半导体存储器装置，其中，所述竖直部的与第一半导体图案相邻的第三宽度比所述竖直部的与第二半导体图案相邻的第四宽度窄。


11.一种半导体存储器装置，所述半导体存储器装置包括：
多个层，沿竖直方向顺序地堆叠在基底上，所述多个层中的每个包括沿第一方向延伸的位...

【专利技术属性】
技术研发人员：孙龙勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR