3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法，该3D存储器件包括：CMOS电路；以及存储单元阵列，存储单元阵列包括：叠层结构，叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；贯穿叠层结构的多个沟道柱；公共源区，与每个沟道柱的一端电连接，每个沟道柱的另一端与CMOS电路电连接；以及导电插塞，与公共源区电连接，并且自公共源区向存储单元阵列的远离CMOS电路的表面延伸，从而提供较短的导电路径，并且该导电插塞在3D存储器件的制造过程中还可以作为放电路径以保护3D存储器件。

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器
，特别涉及一种3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，采用叠层结构形成存储单元阵列，该叠层结构包括选择晶体管和存储晶体管的栅极导体，然后将CMOS电路和存储单元阵列彼此键合。在该3D存储器件中，采用大量金属布线提供CMOS电路与存储单元本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：/nCMOS电路；以及/n存储单元阵列，位于所述COMS电路上，并与所述CMOS电路电连接，/n其中，所述存储单元阵列包括：/n叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；/n贯穿所述叠层结构的多个沟道柱；/n公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及/n导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。/n

【技术特征摘要】
1.一种3D存储器件，包括：
CMOS电路；以及
存储单元阵列，位于所述COMS电路上，并与所述CMOS电路电连接，
其中，所述存储单元阵列包括：
叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；
贯穿所述叠层结构的多个沟道柱；
公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及
导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。


2.根据权利要求1所述的3D存储器件，其中，所述公共源区包括导电层，所述存储单元阵列还包括：
隔离层，与所述叠层结构分别位于所述导电层的相对的两个表面；以及
源极引线，位于所述隔离层的远离所述导电层的表面，
其中，所述导电插塞穿过所述隔离层并分别与所述导电层、所述源极引线连接。


3.根据权利要求2所述的3D存储器件，其中，所述存储单元阵列还包括：
CMOS电路引线，位于所述隔离层的远离所述导电层的表面并与所述源极引线分隔；以及
导电通道，其一端与所述CMOS电路电连接，另一端穿过所述导电层和所述隔离层，并与所述CMOS电路引线连接。


4.一种3D存储器件的制造方法，包括：
形成存储单元阵列；
形成COMS电路；以及
将所述存储单元阵列与所述COMS电路电连接，所述存储单元阵列位于所述COMS电路上，
其中，
所述存储单元阵列包括：
叠层结构，所述叠层结构包括交替堆叠的多个层间介质层与多个栅极导体；
贯穿所述叠层结构的多个沟道柱；
公共源区，与每个所述沟道柱的一端电连接，每个所述沟道柱的另一端与所述CMOS电路电连接；以及
导电插塞，与所述公共源区电连接，并且自所述公共源区向所述存储单元阵列的远离所述CMOS电路的表面延伸。

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【专利技术属性】
技术研发人员：肖亮，伍术，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42