集成电路制造技术

本公开的实施例涉及集成电路。根据本公开的一方面，提供了一种集成电路，包括：半导体衬底，具有正面、第一区域和第二区域；其中，半导体衬底的第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，第一沟槽竖直延伸到半导体衬底中，相对于正面下到第一深度；以及其中，半导体衬底的第二区域包括被形成在第二沟槽中的电容元件的竖直电极，第二沟槽竖直延伸到半导体衬底中，相对于正面下到第二深度；其中，第二深度比第一深度浅。利用本公开的实施例，使得由泄漏引起的寄生效应减小；使得逻辑部分经受很少的来自浅沟槽隔离的机械应力；以及具有与电容结构的深度无关的特性的掩埋竖直栅极晶体管。

【技术实现步骤摘要】
集成电路
实现方式和实施例涉及集成电路，并且具体涉及在半导体衬底中形成沟槽。
技术介绍
由于多个原因而在集成电路的半导体衬底中形成沟槽。例如，在浅沟槽隔离(STI)的制造中，通常采用沟槽形成阶段。例如，浅沟槽隔离使得能够使可以被并入逻辑部分内或者非易失性存储器区域内的晶体管电隔离。针对节省制造成本的明显原因，被定位在逻辑部分和非易失性存储器部分中的浅沟槽隔离被同时产生，并且具有相同的结构。然而，逻辑部分通常包括大量注入的掺杂剂，这导致晶体缺陷，如果机械应力较高，则这些晶体缺陷可以导致错位。在浅沟槽隔离中的介电质的体积可以导致这种应力，并且为此，将需要减小介电质的体积。然而，在非易失性存储器部分中，存在高电压，并且高电压可以产生寄生效应，并且为此，将需要改善横向隔离。换句话说，将需要在逻辑部分中制造更浅的(即，第一深度)浅沟槽隔离，并且需要在非易失性存储器部分中制造更深的(即，大于第一深度的第二深度)浅沟槽隔离。当然，制造不同深度的浅沟槽隔离的需求不限于逻辑部分和非易失性存储器的上述示例，并且可以应用于其他部分和其他类型的集成电路设备。具体地，根据另一示例(又给出、但不限于)，在衬底中的掩埋竖直栅极晶体管的竖直栅极的制造中、或者在衬底中的竖直电容元件的制造中，也可以采用在集成电路的半导体衬底中形成沟槽的阶段。同样，旨在容纳竖直栅极或者电容元件的电极的沟槽同时形成，或者与浅沟槽隔离的形成同时形成。此外，容纳竖直栅极的沟槽的深度对掩埋晶体管的性能和在掩埋晶体管的制造中的其他步骤有影响，并且因此，很难修改所建立的深度。然而，能够使用更深的沟槽针对竖直电容元件将是有利的，以便增加所述电容元件的每单位面积的电容值。换句话说，还将需要为竖直电容元件的电极制造比用于掩埋晶体管的竖直栅极的沟槽或者浅沟槽隔离更深的浅沟槽隔离。由于成本原因，在工业生产工艺中，没有采用根据沟槽的目的的在半导体衬底的各个部分中的衬底中制造沟槽分离(除了在针对非常特殊的要求的例外情况下可以采用之外)。常规技术提出了去除填充浅沟槽隔离的介电质的一部分，以减小介电质的体积，并且因此，缓和由于介电质的体积而引起的应力。这些技术具有引入寄生效应(被称为“驼峰”效应(即，具体地，晶体管的特性中的变形))的缺点，这些寄生效应通常是由去除介电质的一部分引起的边缘效应而导致的。将需要能够不那么昂贵地、并且在没有寄生效应的情况下在衬底中使用各种深度的沟槽。
技术实现思路
本公开的目的是提供一种集成电路，以至少部分地解决现有技术中存在的上述问题。根据本公开的一方面，提供了一种集成电路，包括：半导体衬底，具有正面、第一区域和第二区域；其中，半导体衬底的第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，第一沟槽竖直延伸到半导体衬底中，相对于正面下到第一深度；以及其中，半导体衬底的第二区域包括被形成在第二沟槽中的电容元件的竖直电极，第二沟槽竖直延伸到半导体衬底中，相对于正面下到第二深度；其中，第二深度比第一深度浅。根据本公开的实施例，集成电路还包括：过渡沟槽，在过渡沟槽的一侧上界定第一区域，并且在过渡沟槽的另一侧上界定第二区域，其中，过渡沟槽的底部相对于过渡沟槽的中间平面是不对称的，并且过渡沟槽的底部被定位在一侧与另一侧之间。根据本公开的实施例，第一区域包括非易失性存储器，并且第二区域包括逻辑部分。利用本公开的实施例，使得由泄漏引起的寄生效应减小；使得逻辑部分经受很少的来自浅沟槽隔离的机械应力；以及具有与电容结构的深度无关的特性的掩埋竖直栅极晶体管。附图说明基于检查对完全非限制性实施例和实现方式以及附图的详细描述，本技术的其他优点和特征将变得显而易见，其中：图1至图12图示了在制造工艺的实现方式中的步骤的结果。具体实施方式图1图示了在用于制造集成电路的工艺中，在半导体衬底10中形成沟槽的阶段中的一个步骤的结果。例如，半导体衬底10由硅形成，并且包括第一区域Z1和第二区域Z2。根据第一变型，第一区域Z1可以旨在包括非易失性存储器区域，并且第二区域Z2可以旨在包括逻辑部分，例如，两者都被并入微控制器内。根据第二变型，第一区域Z1可以旨在包括竖直地构造在衬底中的电容元件，并且第二区域Z2可以旨在包括非易失性存储器，例如，两者都被并入微控制器内。电容元件可以具有诸如，例如，在法国专利申请第1757907号、第1757906号或者第1902278号(这些申请的公开内容通过引用的方式被并入)中描述的竖直结构。在也被称为“线路前端”(FEOL)的部分中，衬底10包括正面11，该正面11对应于衬底10的在其上将产生电子部件(诸如，晶体管或者二极管)的面。正面11已经覆盖有常规的缓冲氧化物层15。例如，缓冲氧化物层包括通过沉积或者生长而获得的大约7nm的二氧化硅。在第一区域Z1和第二区域Z2中，已经在衬底10的正面11上的缓冲氧化物层15的顶部上形成了第一停止层20。例如，第一停止层20由氮化硅形成，并且通过低压化学气相沉积(LPCVD)而获得。第一停止层20的厚度可以是大约80nm。在第一区域Z1和第二区域Z2中，已经在第一停止层20的顶部上形成了第二停止层30。例如，第二停止层30由掺杂的氮化硅形成，并且通过等离子体增强化学气相沉积(PECVD)而获得。可以在沉积期间原位实施掺杂，或者通过以后的注入来异位实施掺杂。第二停止层30的厚度可以是大约40nm。将参考下面关于图12的描述，以对第二停止层30的厚度进行评估。作为备选方案，第二停止层30可以具有另一性质，并且可以是其他形成技术的结果，只要例如，满足下面参照图12所描述的条件即可。已经在第一停止层20与第二停止层30之间形成了氮化物间氧化物层25，并且氮化物间氧化物层25可以包括大约5nm的二氧化硅的厚度。图2示出了从第一区域Z1去除第二停止层30，以仅在第二区域Z2中形成第二停止层30的步骤200的结果。去除操作200包括形成掩模31的操作(其可以是大致对准的)，以及选择性蚀刻，用于在不与氮化物间氧化物层25产生反应的情况下蚀刻第二停止层30。通常使用磷酸H3PO4浴来实施这种选择性蚀刻。图3示出了蚀刻掩模32的形成，该蚀刻掩模32被光刻以揭示在第一区域Z1中的第一停止层20和第二区域Z2中的第二停止层30的区域中的未来沟槽的图案。图4示出了在执行由蚀刻掩模32界定的干法蚀刻400之后的结果。例如，使用离子轰击的干法蚀刻400能够蚀刻第二停止层30、氮化物间氧化物层25、第一停止层20、缓冲氧化物层15和衬底10的硅。针对给定时间量，将干法蚀刻400应用于上面参照图3所描述的结构，以在第一区域Z1和第二区域Z2中的衬底10中形成沟槽410、415和420。因此，在第一区域Z1中，在未被掩模32覆盖的那些部分本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：/n半导体衬底，具有正面、第一区域和第二区域；/n其中，所述半导体衬底的所述第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，所述第一沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第一深度；以及/n其中，所述半导体衬底的所述第二区域包括被形成在第二沟槽中的电容元件的竖直电极，所述第二沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第二深度；/n其中，所述第二深度比所述第一深度浅。/n

【技术特征摘要】
20191016 FR 19115491.一种集成电路，其特征在于，包括：
半导体衬底，具有正面、第一区域和第二区域；
其中，所述半导体衬底的所述第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，所述第一沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第一深度；以及
其中，所述半导体衬底的所述第二区域包括被形成在第二沟槽中的电容元件的竖直电极，所述第二沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第二深...

【专利技术属性】
技术研发人员：F·朱利恩，A·马扎基，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国;FR