集成电路制造技术

本公开的实施例涉及集成电路。根据本公开的一方面，提供了一种集成电路，包括：半导体衬底，具有正面、第一区域和第二区域；其中，半导体衬底的第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，第一沟槽竖直延伸到半导体衬底中，相对于正面下到第一深度；以及其中，半导体衬底的第二区域包括被形成在第二沟槽中的电容元件的竖直电极，第二沟槽竖直延伸到半导体衬底中，相对于正面下到第二深度；其中，第二深度比第一深度浅。利用本公开的实施例，使得由泄漏引起的寄生效应减小；使得逻辑部分经受很少的来自浅沟槽隔离的机械应力；以及具有与电容结构的深度无关的特性的掩埋竖直栅极晶体管。

【技术实现步骤摘要】
集成电路
实现方式和实施例涉及集成电路，并且具体涉及在半导体衬底中形成沟槽。
技术介绍
由于多个原因而在集成电路的半导体衬底中形成沟槽。例如，在浅沟槽隔离(STI)的制造中，通常采用沟槽形成阶段。例如，浅沟槽隔离使得能够使可以被并入逻辑部分内或者非易失性存储器区域内的晶体管电隔离。针对节省制造成本的明显原因，被定位在逻辑部分和非易失性存储器部分中的浅沟槽隔离被同时产生，并且具有相同的结构。然而，逻辑部分通常包括大量注入的掺杂剂，这导致晶体缺陷，如果机械应力较高，则这些晶体缺陷可以导致错位。在浅沟槽隔离中的介电质的体积可以导致这种应力，并且为此，将需要减小介电质的体积。然而，在非易失性存储器部分中，存在高电压，并且高电压可以产生寄生效应，并且为此，将需要改善横向隔离。换句话说，将需要在逻辑部分中制造更浅的(即，第一深度)浅沟槽隔离，并且需要在非易失性存储器部分中制造更深的(即，大于第一深度的第二深度)浅沟槽隔离。当然，制造不同深度的浅沟槽隔离的需求不限于逻辑部分和非易失性存储器的上述示例，并且可以应本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包括：/n半导体衬底，具有正面、第一区域和第二区域；/n其中，所述半导体衬底的所述第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，所述第一沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第一深度；以及/n其中，所述半导体衬底的所述第二区域包括被形成在第二沟槽中的电容元件的竖直电极，所述第二沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第二深度；/n其中，所述第二深度比所述第一深度浅。/n

【技术特征摘要】
20191016 FR 19115491.一种集成电路，其特征在于，包括：
半导体衬底，具有正面、第一区域和第二区域；
其中，所述半导体衬底的所述第一区域包括被形成在第一沟槽中的掩埋晶体管的竖直栅极，所述第一沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第一深度；以及
其中，所述半导体衬底的所述第二区域包括被形成在第二沟槽中的电容元件的竖直电极，所述第二沟槽竖直延伸到所述半导体衬底中，相对于所述正面下到第二深...

【专利技术属性】
技术研发人员：F·朱利恩，A·马扎基，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国;FR