集成晶体管器件及形成其的方法技术

在一些实施例中，本公开涉及一种集成晶体管器件及形成其的方法，所述集成晶体管器件包含布置在衬底上方的第一势垒层。另外，未掺杂层可以布置在第一势垒层上方且具有横向紧接p沟道器件区的n沟道器件区。未掺杂层的n沟道器件区具有最顶部表面，所述最顶部表面高于未掺杂层的p沟道器件区的最顶部表面。集成晶体管器件可更包括未掺杂层的n沟道器件区上方的第二势垒层。第一栅极电极布置在第二势垒层上方，且第二栅极电极布置在未掺杂层的p沟道器件区上方。本公开提供了防止形成寄生沟道，进而产生可靠的集成晶体管器件。

【技术实现步骤摘要】
集成晶体管器件及形成其的方法
本公开的实施例涉及集成晶体管器件及形成集成晶体管器件的方法。
技术介绍
现代集成芯片包括形成于半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。集成芯片(integratedchips；IC)可取决于IC的应用而使用许多不同类型的晶体管器件。近年来，对于蜂窝式器件和射频(radiofrequency，RF)器件的市场增大已引起高压晶体管器件的使用显著增加。因此，相较于硅类半导体器件，高电子迁移率晶体管(highelectronmobilitytransistor，HEMT)器件已由于较高电子迁移率和宽带隙而受到增加的关注。这类高电子迁移率和宽带隙允许改良的性能(例如，快速切换速度、低噪声)和高温应用。
技术实现思路
本公开实施例的一种集成晶体管器件，包括：第一势垒层，布置在衬底上方；未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；第二势垒本文档来自技高网...

【技术保护点】
1.一种集成晶体管器件，包括：/n第一势垒层，布置在衬底上方；/n未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；/n第二势垒层，在所述未掺杂层的所述n沟道器件区上方；/n第一栅极电极，布置在所述第二势垒层上方；以及/n第二栅极电极，布置在所述未掺杂层的所述p沟道器件区上方。/n

【技术特征摘要】
20191001 US 16/589,4401.一种集成晶体管器件，包括：
第一势垒层，布置在衬底上方；
未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；
第二势垒层，在所述未掺杂层的所述n沟道器件区上方；
第一栅极电极，布置在所述第二势垒层上方；以及
第二栅极电极，布置在所述未掺杂层的所述p沟道器件区上方。


2.根据权利要求1所述的集成晶体管器件，其中所述第二势垒层比所述第一势垒层更薄。


3.根据权利要求1所述的集成晶体管器件，更包括：
第一掺杂层以及第二掺杂层，布置在所述未掺杂层的所述p沟道器件区上方且直接接触所述未掺杂层的所述p沟道器件区，其中所述第二栅极电极在所述第一掺杂层与所述第二掺杂层之间。


4.根据权利要求1所述的集成晶体管器件，更包括：
第三掺杂层，布置在所述第二势垒层上方且低于所述第一栅极电极；以及
第一接触件以及第二接触件，布置在所述第二势垒层上方，其中所述第三掺杂层在所述第一接触件与所述第二接触件之间。


5.根据权利要求1所述的集成晶体管器件，更包括：
第三栅极电极，布置在所述第二势垒层以及所述未掺杂层的所述n沟道器件区上方，其中额外隔离区在所述第三栅极电极与所述第一栅极电极之间。


6.一种集成晶体管器件，包括：
第一III/V半导体层，布置在衬底上方；
未掺杂二元III/V半导体层，布置在所述第一III/V半导体层上方，其中所述未掺杂二元III/V半导体层具有在p沟道器件区横向旁侧的n沟道器件区，其中相较于所述p沟道器件区，所述n沟道器件区具有更大厚度；
第二III/V半导体层，布置在所述未掺杂二元III/V半导体...

【专利技术属性】
技术研发人员：关文豪，姚福伟，蔡俊琳，余俊磊，张庭辅，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71