半导体装置及其制造方法制造方法及图纸

根据本公开的半导体装置设置有：沟道部21；经由栅极绝缘膜23与沟道部21相对设置的栅电极22；以及设置在沟道部21的两端处的源极/漏极区域25。其中，源极/漏极区域25中的每一个设置有第一导电类型并且形成在设置在基体20上的凹部28的内部的半导体层26。具有不同于第一导电类型的第二导电类型的杂质层30形成在半导体层26的底部和基体20之间。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及其制造方法
本专利技术涉及一种半导体装置及其一种制造方法。
技术介绍
传统的平面型半导体装置(具体地，MOSFET)，其示意性局部截面示图如图23所示，具有产生反向偏置p-n结泄漏电流(以下简称为“泄漏电流”)的重大问题。在此注意，图23使用白箭头示出该泄漏电流。此外，为了减少这种泄漏电流的发生，基于离子注入的杂质分布控制是有效的(例如，参见日本专利公开第2009-026940号)。在这种情况下，基于离子注入执行杂质分布控制会在源极/漏极区域和任何其他部分产生晶体缺陷。不幸的是，例如在稍后描述的具有Fin(鳍状)结构的半导体装置中，用于恢复发生的晶体缺陷的再结晶是困难的。半导体装置的电源电压Vdd趋于降低，并且在这种降低的电源电压Vdd的情况下，这种泄漏电流的发生不太可能成为重大问题。然而，在高电源电压Vdd(例如1.5至3.3伏的电压)的情况下，这种泄漏电流的发生仍然是重大问题。此外，例如通过日本专利公开第2010-010587号，已知有用于减少这种漏电流的发生的技术。即，该专利文献中公开的半导体元件包括：半导体基板、设置在半导体基板上的突出区域、设置在突出区域上的栅极绝缘膜、位于栅极绝缘膜下方的突出区域内的沟道区域、设置在突出区域的两侧并在沟道区域的两侧具有延伸的源极/漏极区域，以及设置在突出区域与源极/漏极区域之间并且在与突出部分接触的部分具有边界的晕圈层。此外，通过半导体元件的制造方法来制造半导体元件，该制造方法包括：经由栅极绝缘膜在半导体基板上形成栅电极的步骤；在栅电极的侧面上形成栅侧壁的步骤；在将栅电极用作掩模的同时蚀刻半导体基板、在栅电极上形成栅侧壁的步骤；在蚀刻半导体基板的步骤中已经蚀刻了的半导体基板上外延生长晕圈层的步骤；以及在晕圈层上外延生长源极/漏极区域的步骤。描述了使得能够通过外延生长方法在蚀刻后的半导体基板上形成晕圈层的配置能够减少泄漏电流的发生。引文清单专利文献[PTL1]日本专利公开第2009-026940号[PTL2]日本专利公开第2010-010587号
技术实现思路
[技术问题]然而，随之而来的是，在基于日本专利公开第2010-010587号中公开的半导体元件的制造方法获得的半导体元件中的突出区域与源极/漏极区域之间的边界区域上也形成了晕圈层。此外，在边界区域上形成这种高浓度杂质层引起沟道区域的电阻过度增加的问题。因此，本公开的目的是提供半导体装置及其制造方法，该半导体装置被配置和构造为能够减少泄漏电流的发生并减小沟道单元的电阻的过度增加。[解决问题的方案]为了实现上述目的，根据本公开的半导体装置包括：沟道部；栅电极，经由栅极绝缘膜与沟道部相对设置；以及源极/漏极区域，设置在沟道部的两个边缘处。此外，源极/漏极区域包括具有第一导电类型并且形成在设置在基体上的凹部内部的半导体层。在半导体层的底部与基体之间形成具有不同于第一导电类型的第二导电类型的杂质层。为了实现上述目的，根据本公开的半导体装置的制造方法是一种半导体装置的制造方法，该半导体装置包括：沟道部；栅电极，经由栅极绝缘膜与沟道部相对设置；以及源极/漏极区域，设置在沟道部的两个边缘处。此外，制造方法包括以下步骤：在形成沟道部之后，形成经由栅极绝缘膜与沟道部相对设置的栅电极，随后，在厚度方向上部分地去除将在其中形成源极/漏极区域的基体的区域，以获得源极/漏极区域形成计划区域，随后，在源极/漏极区域形成计划区域中形成具有第二导电类型的杂质层，随后，在杂质层上形成包括具有不同于第二导电类型的第一导电类型的半导体层的源极/漏极区域。附图说明图1A、图1B和图1C是根据实施例1的半导体装置的示意性局部截面示图，其沿着图2的箭头A-A、箭头B-B和箭头C-C截取。图2是根据实施例1的半导体装置的示意性局部透示图。图3A、图3B和图3C是基体和其他元件的示意性局部边缘示图，其以类似于沿图2的箭头AA、箭头BB和箭头CC的方式截取，以描述根据实施例1的半导体装置的制造方法。图4A、图4B和图4C是基体和其他元件的示意性局部边缘示图，其以类似于沿图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图3A、图3B和图3C进行描述之后，以描述根据实施例1的半导体装置的制造方法。图5A、图5B和图5C是基体和其他元件的示意性局部截面示图、示意性局部边缘示图和示意性局部边缘示图，其以类似于沿图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图4A、图4B和图4C进行描述之后，以描述根据实施例1的半导体装置的制造方法。图6A、图6B和图6C是基体和其他元件的示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图5A、图5B和图5C进行描述之后，以描述根据实施例1的半导体装置的制造方法。图7A、图7B和图7C是根据实施例2的半导体装置的示意性局部截面示图，其以类似于沿着图2的箭头A-A、箭头B-B和箭头C-C截取的方式截取。图8A、图8B和图8C是基体和其他元件的示意性局部边缘示图，其以类似于沿图2的箭头AA、箭头BB和箭头CC的方式截取，以描述实施例2的半导体装置的制造方法。图9A、图9B和图9C是基体和其他元件的示意性局部截面示图、示意性局部边缘示图和示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图8A、图8B和图8C进行描述之后，以描述根据实施例2的半导体装置的制造方法。图10A、图10B和图10C是基体和其他元件的示意性局部截面示图、示意性局部边缘示图和示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图9A、图9B和图9C进行描述之后，以描述根据实施例2的半导体装置的制造方法。图11A、图11B和图11C是根据实施例3的半导体装置的示意性局部截面示图，其以类似于沿着图2的箭头A-A、箭头B-B和箭头C-C截取的方式截取。图12A、图12B和图12C是基体和其他元件的示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，以描述根据实施例3的半导体装置的制造方法。图13A、图13B和图13C是基体和其他元件的示意性局部截面示图、示意性局部边缘示图和示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图12A、图12B和图12C进行描述之后，以描述根据实施例3的半导体装置的制造方法。图14A、图14B和图14C是基体和其他元件的示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图13A，图13B和图13C进行描述之后，以描述根据实施例3的半导体装置的制造方法。图15A、图15B和图15C是基体和其他元件的示意性局部边缘示图，其以类似于沿着图2的箭头AA、箭头BB和箭头CC的方式截取，在使用图14A、图14B和图14C进行描述之后，以描述根据实本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：/n沟道部；/n栅电极，经由栅极绝缘膜与所述沟道部相对设置；以及/n源极/漏极区域，设置在所述沟道部的两个边缘处，/n其中，所述源极/漏极区域包括具有第一导电类型并且形成在设置在基体上的凹部内部的半导体层，以及/n具有不同于所述第一导电类型的第二导电类型的杂质层形成在所述半导体层的底部和所述基体之间。/n

【技术特征摘要】
【国外来华专利技术】20180828 JP 2018-1590901.一种半导体装置，包括：
沟道部；
栅电极，经由栅极绝缘膜与所述沟道部相对设置；以及
源极/漏极区域，设置在所述沟道部的两个边缘处，
其中，所述源极/漏极区域包括具有第一导电类型并且形成在设置在基体上的凹部内部的半导体层，以及
具有不同于所述第一导电类型的第二导电类型的杂质层形成在所述半导体层的底部和所述基体之间。


2.根据权利要求1所述的半导体装置，
其中，所述沟道部包括所述基体的部分区域，以及
所述沟道部的与所述半导体层的侧面相对的每个侧面的截面形状具有凹陷形状。


3.根据权利要求1所述的半导体装置，
其中，所述沟道部包括所述基体的部分区域，以及
在构成所述沟道部的所述基体的所述部分区域与所述半导体层之间不形成杂质层。


4.根据权利要求1所述的半导体装置，
其中，所述沟道部包括所述基体的部分区域，
第二杂质层形成在构成所述沟道部的所述基体的所述部分区域和所述半导体层之间，并且
当用T1表示所述杂质层的平均厚度并且用T2表示所述第二杂质层的平均厚度时，满足由0≤T2/T1≤0.5表示的不等式。


5.根据权利要求1所述的半导体装置，其中，所述杂质层的杂质浓度C1比所述半导体层的杂质浓度C2高。


6.根据权利要求1所述的半导体装置，其中，当用C1表示所述杂质层的杂质浓度并且用C2表示所述半导体层的杂质浓度时，满足由0.1≤C2/C1≤10表示的不等式。


7.根据权利要求1所述的半导体装置，具有Fin结构。


8.根据权利要求1所述的半导体装置，具有纳米线结构或纳米片结构。


9.根据权利要求8...

【专利技术属性】
技术研发人员：富田一行，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本;JP