【技术实现步骤摘要】
半导体存储装置本申请主张以第2019－169870号日本专利申请(申请日：2019年9月18日)为基础申请的优先权。本申请通过引用该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体存储装置。
技术介绍
已知在三维半导体存储器等半导体存储装置中，将多晶硅等半导体层用于沟道形成区域。
技术实现思路
本专利技术要解决的课题是，提供一种提高沟道形成区域的载流子迁移率的半导体存储装置。实施方式的半导体存储装置具备：单结晶半导体基板；基底层，设于单结晶半导体基板上；层叠体，包括交替地层叠在基底层上的导电层和绝缘层和基底层；单结晶半导体层，沿与单结晶半导体基板的表面垂直的第一方向延伸，并贯通层叠体，一端位于比基底层靠单结晶半导体基板侧的位置，与下凹的单结晶半导体基板的表面接触；以及存储器膜，设于单结晶半导体层和导电层之间。单结晶半导体层的晶体取向和单结晶半导体基板的晶体取向相同。附图说明图1是用于说明半导体存储装置的构造例的示意图。图2是用于说明...
【技术保护点】
1.一种半导体存储装置，具备：/n单结晶半导体基板；/n基底层，设于所述单结晶半导体基板上；/n层叠体，包括交替地层叠在所述基底层上的导电层和绝缘层和所述基底层；/n单结晶半导体层，沿与所述单结晶半导体基板的表面垂直的第一方向延伸，并贯通所述层叠体，一端位于比所述基底层靠所述单结晶半导体基板侧的位置，与下凹的所述单结晶半导体基板的表面接触；以及/n存储器膜，设于所述单结晶半导体层和所述导电层之间，/n所述单结晶半导体层的晶体取向和所述单结晶半导体基板的晶体取向相同。/n
【技术特征摘要】
20190918 JP 2019-1698701.一种半导体存储装置，具备：
单结晶半导体基板；
基底层，设于所述单结晶半导体基板上；
层叠体，包括交替地层叠在所述基底层上的导电层和绝缘层和所述基底层；
单结晶半导体层，沿与所述单结晶半导体基板的表面垂直的第一方向延伸，并贯通所述层叠体，一端位于比所述基底层靠所述单结晶半导体基板侧的位置，与下凹的所述单结晶半导体基板的表面接触；以及
存储器膜，设于所述单结晶半导体层和所述导电层之间，
所述单结晶半导体层的晶体取向和所述单结晶半导体基板的晶体取向相同。
2.根据权利要求1所述的半导体存储装置，
所述单结晶半导体层具有：
第一单结晶半导体层，一端位于比所述基底层靠所述单结晶半导体基板侧的位置，与下凹的所述单结晶半导体基板的表面接触，另一端位于所述基底层之间；以及
第二单结晶半导体层，一端与所述第一单结晶半导体层的所述另一端接触，在与所述导电层之间形成存储器单元。
3.根据权利要求2所述的半导体存储装置，
所述第一单结晶半导体层的杂质浓度比所述第二单结晶半导体层的杂质浓度高。
4.根据权利要求2所述的半导体存储装置，
在和所述第一单结晶半导体层的界面附近的所述第二单结晶半导体层的杂质浓度，比在所述存储器单元附近的所述第二单结晶半导体层的杂质浓度高。
5.根据权利要求3或4所述的半导体存储装置，
所述杂质包括硼。
6.根据权利要求2～4中任一项所述的半导体存储装置，
所述第二单结晶半导体层沿所述第一方向延伸。
7.根据权利要求2～4中任一项所述的半导体存储装置，
所述单结晶半导体层还具有一端与所述第二单结晶半导体层接触的第三单结晶半导体层。
8.根据权利要求1～4中任一项所述的半导体存储装置，
所述半导体存储装置在所述基底层和最接近所述单结晶半导体基板的所述导电层之间还具备选择栅极线。
9.一种半导体存储装置，具备：
单结晶半导体基板；
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