半导体存储装置制造方法及图纸

实施方式提供一种能够缩小尺寸并提高可靠性的半导体存储装置。实施方式的半导体存储装置具备：通孔(35A)，设置在衬底的上方；导电层(35B)，设置在通孔(35A)上；以及通孔(35C)，设置在导电层(35B)上。通孔(35A)、导电层(35B)、及通孔(35C)为连续的1个层。

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请案享有以日本专利申请案2019-168666号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有三维排列着存储单元的半导体存储装置。
技术实现思路
实施方式提供一种能够缩小尺寸并提高可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1接触插塞，设置在衬底的上方；第1导电层，设置在所述第1接触插塞上；以及第2接触插塞，设置在所述第1导电层上；且所述第1接触插塞、所述第1导电层、及所述第2接触插塞为连续的1个层。附图说明图1是表示第1实施方式的半导体存储装置的电路构成的框图。图2是第1实施方式中的存储单元阵列内的区块的电路图。图3是表示第1实施方式的半导体存储装置的平面布局的一例的图。图4是沿着图3中的A-A线的剖视图。图5是表示第1实施方式的半导体存储装置的另一构造例的剖视图。r>图6是第1实施方本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n第1接触插塞，设置在衬底的上方；/n第1导电层，设置在所述第1接触插塞上；以及/n第2接触插塞，设置在所述第1导电层上；且/n所述第1接触插塞、所述第1导电层、及所述第2接触插塞为连续的1个层。/n

【技术特征摘要】
20190917 JP 2019-1686661.一种半导体存储装置，具备：
第1接触插塞，设置在衬底的上方；
第1导电层，设置在所述第1接触插塞上；以及
第2接触插塞，设置在所述第1导电层上；且
所述第1接触插塞、所述第1导电层、及所述第2接触插塞为连续的1个层。


2.根据权利要求1所述的半导体存储装置，其中在所述第1接触插塞与所述第1导电层之间、及所述第1导电层与所述第2接触插塞之间不存在交界区域。


3.根据权利要求1或2所述的半导体存储装置，其中
所述第1接触插塞沿与所述衬底的上表面交叉的第1方向延伸，且
所述第1导电层沿与所述第1方向交叉的第2方向延伸，
所述第2接触插塞沿所述第1方向延伸。


4.根据权利要求3所述的半导体存储装置，其中在与所述第1方向及所述第2方向交叉的第3方向上，靠近所述第1接触插塞的所述第1导电层的第1宽度大于比所述第1宽度更远离所述第1接触插塞的所述第1导电层的第2宽度。


5.根据权利要求3所述的半导体存储装置，其中所述第1接触插塞具有沿所述第1方向...

【专利技术属性】
技术研发人员：中嶋由美，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP