半导体装置以及半导体装置的制造方法制造方法及图纸

半导体装置具备第1半导体芯片和第2半导体芯片，第1半导体芯片具备导电性焊盘、设置于导电性焊盘之上并具有使导电性焊盘的一部分露出的开口的绝缘层、以及设置于绝缘层之上并经由开口连接于导电性焊盘的第1凸块层，第2半导体芯片具备电极和设置于电极之上的第2凸块层。第1凸块层包括设置于开口并且与第2凸块层相接的凹部、和设置于开口的周围并且与第2凸块层相接的凸部。

【技术实现步骤摘要】
半导体装置以及半导体装置的制造方法关联申请的引用本申请基于2019年9月18日提出的在先日本专利申请第2019－169873号主张其优先权利益，在此通过引用而包含其全部内容。
实施方式的专利技术涉及半导体装置以及半导体装置的制造方法。
技术介绍
三维存储器等半导体装置中，进行在安装基板或半导体芯片上经由凸块来接合半导体芯片的倒装片键合，并通过底部填充树脂将安装基板或半导体芯片与其他半导体芯片之间封固。
技术实现思路
一个实施方式抑制半导体装置的可靠性的降低。实施方式的半导体装置具备：第1半导体芯片，具有导电性焊盘、设置于导电性焊盘之上且具有使导电性焊盘的一部分露出的开口的绝缘层、以及设置于绝缘层之上且经由开口连接于导电性焊盘的第1凸块层；以及第2半导体芯片，具有电极和设置于电极之上的第2凸块层。第1凸块层包括设置于开口且与第2凸块层相接的凹部、以及设置于开口的周围且与第2凸块层相接的凸部。附图说明图1是用于说明半导体芯片的构造例的截面示意图。图2是用于说明半导体芯片的构造例的平面示意图。图3是用于说明凸块层105的形成方法例的截面示意图。图4是用于说明凸块层105的形成方法例的截面示意图。图5是用于说明凸块层105的形成方法例的截面示意图。图6是用于说明凸块层105的形成方法例的截面示意图。图7是用于说明凸块层105的形成方法例的截面示意图。图8是用于说明凸块层105的形成方法例的截面示意图。<br>图9是用于说明多个半导体芯片的层叠方法例的截面示意图。图10是用于说明半导体芯片的其他构造例的截面示意图。图11是用于说明半导体芯片的其他构造例的平面示意图。图12是用于说明半导体芯片的其他构造例的截面示意图。图13是用于说明半导体芯片的其他构造例的平面示意图。图14是用于说明半导体芯片的其他构造例的截面示意图。图15是用于说明半导体芯片的其他构造例的平面示意图。图16是用于说明半导体装置的构造例的截面示意图。图17是用于说明半导体装置的其他构造例的截面示意图。图18是用于说明存储器芯片5的构造例的截面示意图。具体实施方式以下，参照附图对实施方式进行说明。另外，附图是示意性的，例如厚度与平面尺寸的关系、各层的厚度的比率等有与现实的情况不同的情况。此外，实施方式中，对于实质上相同的构成要素赋予相同的附图标记并省略说明。＜第1实施方式＞本实施方式中，对在半导体装置中使用的半导体芯片的层叠体(芯片层叠体)的构造例进行说明。(半导体芯片的构造例)图1是用于说明在芯片层叠体中使用的半导体芯片的构造例的截面示意图，表示包括半导体芯片10的X轴、和与X轴正交并且与正交于X轴的Y轴正交的Z轴在内的X－Z截面的一部分。图2是用于说明半导体芯片的构造例的平面示意图，表示包括半导体芯片10的X轴和Y轴在内的X－Y面的一部分。半导体芯片10具备基板101、元件层102、导电性焊盘103、绝缘层104、凸块层105、绝缘层106、电极107、以及凸块层108。基板101包括表面101a、表面101a的相反侧的表面101b、以及贯通基板101而从表面101a延伸到表面101b的贯通孔101c。图2是从表面101a侧视觉辨认半导体芯片10的情况的平面示意图。基板101例如包括布线基板。布线基板只要能够搭载半导体元件、并且具有布线网就可以。布线基板例如也可以具有硅基板等半导体基板、玻璃基板、树脂基板、或者金属基板等。元件层102设置于表面101a之上。元件层102具有例如存储器单元等的半导体元件。导电性焊盘103设置于元件层102之上。导电性焊盘103经由布线例如连接于元件层102的半导体元件。导电性焊盘103例如含有铝。绝缘层104设置于元件层102之上以及导电性焊盘103之上，具有使导电性焊盘103的至少一部分露出的开口104a。绝缘层104例如包括氧化硅膜、氮化硅膜。凸块层105包括设置于开口104a的凹部105a和设置于开口104a的周围的凸部105b。凹部105a在开口104a中与导电性焊盘103相接，具有作为经由开口104a连接于导电性焊盘103的连接部的功能。通过将凹部105a设置于开口104a，在将多个半导体芯片10层叠而形成芯片层叠体的情况下，能够使多个半导体芯片10的一个凸块层105与多个半导体芯片10的其他一个凸块层108的接触面积增大。通过将凸部105b设置于开口104a的周围，在将多个半导体芯片10层叠而形成芯片层叠体的情况下，与将凸部105b设置于开口104a的情况相比，使多个半导体芯片10的一个凸块层105与多个半导体芯片10的其他一个凸块层108的连接电阻减小。在将多个半导体芯片10层叠而形成芯片层叠体的情况下，凸部105b具有作为对多个半导体芯片10的一个与多个半导体芯片10的其他一个之间的间隙进行控制的间隔件的功能。关于上述间隙，例如根据凸部105b的高度来调整。图1以及图2中表示了多个凸部105b，但凸块层105只要包括至少一个凸部105b就可以。在具有多个凸部105b的情况下，多个凸部105b也可以具有不同的高度。此外，图1以及图2中表示了柱状的凸部105b，但凸部105b的形状并不限定于柱状。凸块层105具有第1层151、第2层152以及第3层153。凸块层105的层叠构造并不限定于图1以及图2所示的构造，例如也可以不设置第3层153。第1层151设置于开口104a的周围。在将多个半导体芯片10层叠而形成芯片层叠体的情况下，第1层151优选的是比凸块层108不易变形，例如优选的是弹性模量比凸块层108高。第1层151例如含有树脂材料或金属材料。通过使用金属材料，能够使凸部105b的电阻率减小，因此在将多个半导体芯片10层叠而形成芯片层叠体的情况下，能够使多个半导体芯片10的一个凸块层105与多个半导体芯片10的其他一个凸块层108的连接电阻减小。树脂材料例如包括环氧树脂、丙烯酸。金属材料例如包括铜(Cu)、镍(Ni)。图1以及图2中表示了柱状的第1层151，但第1层151的形状并不限定于柱状。第2层152设置于第1层151之上，并且经由开口104a连接于导电性焊盘103。第2层152包括含有例如从钛(Ti)及铜构成的组中选择的至少一个金属元素的单层或者叠层。第3层153设置于第2层152之上。第3层153包括含有例如从镍及铜构成的组中选择的至少一个金属元素的单层或者叠层。另外，第3层153的表面也可以被包含金(Au)的层覆盖。另外，也可以不设置第3层153。绝缘层106设置于表面101b之上以及贯通孔101c的内壁面之上。绝缘层106例如包含氧化硅膜。电极107设置于绝缘层106之上，并且贯通基板101，在贯通孔101c中经由布线连接于元件层102的半导体元件。电极107包括含有例如从镍及本文档来自技高网...

【技术保护点】
1.一种半导体装置，其中，具备：/n第1半导体芯片，包括导电性焊盘、设置于所述导电性焊盘上并形成有使所述导电性焊盘的一部分露出的开口部的绝缘层、以及设置于所述绝缘层上并经由所述开口部连接于所述导电性焊盘的第1凸块层；以及/n第2半导体芯片，包括电极和设置于所述电极上的第2凸块层；/n所述第1凸块层包括设置于所述开口部并与所述第2凸块层接触的凹部、以及与所述开口部相邻地设置并与所述第2凸块层接触的凸部。/n

【技术特征摘要】
20190918 JP 2019-1698731.一种半导体装置，其中，具备：
第1半导体芯片，包括导电性焊盘、设置于所述导电性焊盘上并形成有使所述导电性焊盘的一部分露出的开口部的绝缘层、以及设置于所述绝缘层上并经由所述开口部连接于所述导电性焊盘的第1凸块层；以及
第2半导体芯片，包括电极和设置于所述电极上的第2凸块层；
所述第1凸块层包括设置于所述开口部并与所述第2凸块层接触的凹部、以及与所述开口部相邻地设置并与所述第2凸块层接触的凸部。


2.如权利要求1所述的半导体装置，其中，
所述第1凸块层具有：
第1层，设置于所述开口部的周围；以及
第2层，设置于所述第1层之上，经由所述开口部连接于所述导电性焊盘。


3.如权利要求2所述的半导体装置，其中，
所述第1层含有树脂材料；
所述第2层含有金属材料。


4.如权利要求2所述的半导体装置，其中，
所述第1层含有第1金属材料；
所述第2层含有第2金属材料。


5.如权利要求2所述的半导体装置，其中，
所述第1层的弹性模量比所述第2凸块层的弹性模量高。


6.如权利要求2所述的半导体装置，其中，
所述第1层的侧面的一部分从所述第2层露出。


7.如权利要求1～6中任一项所述的半导体装置，其中，
所述凸部包围所述凹部。


8.如权利要求1～6中任一项所述的半导体装置，其中，
所述第1半导体芯片具有多个所述凸部。


9.如权利要求1所述的半导体装置，其中，
包括层叠体，该层叠体由包含所述第1半导体芯片和所述第2半导体芯片的多个半导体芯片层叠而成。


10.如权利要求1所述的半导体装置，其中，
所述层叠体包含对所述多个半导体芯片进行控制的控制器芯片。


11.一种半导体装置的制造方法，其中，
将第1半...

【专利技术属性】
技术研发人员：胁冈宽之，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP