用于电磁屏蔽的电路探针制造技术

一种用于电磁屏蔽的电路探针，其中电路探针包括屏蔽探针，屏蔽探针具有基座以及在基座上的导电探针环。屏蔽罩附接到导电探针环并且具有内部。屏蔽罩被配置以定位成在屏蔽罩的内部包含形成在晶圆上的上述至少一个集成电路，并且在至少一个集成电路的测试期间提供上述至少一个集成电路电磁屏蔽。

【技术实现步骤摘要】
用于电磁屏蔽的电路探针
本公开实施例涉及一种电路探针，特别涉及一种用于电磁屏蔽的电路探针。
技术介绍
在半导体装置的制造中，大量集成电路形成在半导体晶圆上。然后，通常在称为“晶圆阶段测试”的半导体制造过程的阶段对这些个别的集成电路进行测试，此晶圆阶段测试发生在个别的集成电路被单粒化为个别的芯片或晶粒之前。在晶圆阶段测试期间，检查这些个别的集成电路以检测故障，并且将相应的晶粒标记为有缺陷，并从对晶粒执行的后续封装操作排除。当前的先进集成电路包括需要在晶圆阶段测试期间对集成电路执行射频(radiofrequency,RF)测试的构件。此射频测试包括提取射频参数(例如S参数)以对集成电路进行建模(modeling)。在晶圆阶段测试的电路探针(circuitprobe,CP)阶段执行射频测试，依序定位测试探针以电连接到晶圆上形成的每一个集成电路。然后，测试探针向每一个集成电路施加信号并从每一个集成电路接收信号，从而对集成电路执行各种测试。这些测试通常包括集成电路中的构件的直流修整(DCtrimming)、一次编程(one-timeprogrammable,OTP)元件的程序设计、以及如前所述的射频测试。在执行射频测试时，不是作为射频测试的一部分而产生的电磁波，而是存在于晶圆以及被测集成电路的环境中的电磁波可能会干扰集成电路的正确射频测试。
技术实现思路
根据本公开的一些实施例，提供一种电路探针，包括屏蔽探针。屏蔽探针包括基座、导电探针环、以及屏蔽罩。导电探针环在基座上。屏蔽罩附接到导电探针环并且具有内部，屏蔽罩被配置以定位成在屏蔽罩的内部的包括形成在晶圆上的至少一个集成电路，并且在至少一个集成电路的测试期间提供至少一个集成电路电磁屏蔽。根据本公开的一些实施例，提供一种电路探针，包括屏蔽探针以及测试探针。屏蔽探针包括多个分隔开的导电屏蔽元件，屏蔽探针具有内部，内部部分地由多个分隔开的导电屏蔽元件限定，并且多个分隔开的导电屏蔽元件配置以形成多个波导，多个波导对屏蔽探针提供外部的电磁波的电磁屏蔽。测试探针在屏蔽探针的内部。根据本公开的一些实施例，提供一种测试晶圆上的集成电路的方法，包括将屏蔽罩定位在集成电路上方，屏蔽罩具有内部，以及经由在屏蔽罩的内部的测试探针的多个测试接点，将多个电测试信号施加到集成电路，并且从集成电路接收电测试信号，从而测试集成电路。附图说明从以下的详细描述并阅读说明书附图以最佳理解本公开的各方面。应注意的是，不同特征并未一定按照比例绘制。事实上，可能任意的放大或缩小不同特征的大小及几何尺寸，以做清楚的说明。图1是根据一些实施例的包括屏蔽探针的电路探针的透视图。图2是根据一些实施例的图1的屏蔽探针的侧视图。图3A至图3C示出了根据一些实施例的图1以及图2的屏蔽探针的屏蔽操作。图4A是根据一些实施例的包括屏蔽探针的电路探针的透视图。图4B是根据一些实施例的电路探针的剖面图，示出屏蔽探针的圆形导电屏蔽元件。图5是根据一些实施例的包括屏蔽探针的电路探针的剖面图，其中导电屏蔽元件具有非圆形剖面。图6A是根据本公开的进一步实施例的包括屏蔽探针的电路探针的透视图。图6B是根据本公开的进一步实施例的屏蔽探针的剖面仰视图。图7A是根据一些实施例的包括具有四个导电屏蔽壁的屏蔽探针的电路探针的透视图。图7B是根据一些实施例的屏蔽探针的仰视图。图8是根据一些实施例示出图1、图4A、图6A、或图7A的屏蔽探针定位与围绕晶圆上的集成电路的导电保护环接触的透视图。图9是示出根据一些实施例的屏蔽探针的透视图，此屏蔽探针包括导电周边环，此导电周边环被配置以定位在围绕晶圆上的集成电路的晶圆的区域上方或与此区域接触。图10是示出根据一些实施例的图7A的屏蔽探针的透视图，此屏蔽探针包括四个导电屏蔽壁，此四个导电屏蔽壁被配置以定位在围绕被测试的集成电路的晶圆的区域的上方，并且不与晶圆接触。图11是根据一些实施例的配置以被定位在围绕被测试的集成电路周围的晶圆的区域的上方，并且不与晶圆接触的图4A或图6A的屏蔽探针的透视图。图12A至图12F是示出根据一些实施例的被配置以围绕晶圆上的多个集成电路的屏蔽探针的进一步实施例的平面图。图13A是根据一些实施例的被配置以围绕晶圆的边缘的屏蔽探针的实施例。图13B是根据一些实施例的被配置以围绕晶圆的遮罩边界的外周边的屏蔽探针的实施例。图14A以及图14B示出了根据一些实施例的包括多级屏蔽(multi-levelshielding)的屏蔽探针。图15示出了根据一些实施例的图1至图14B的屏蔽探针应用于电路探针测试以及晶圆级芯片规模封装(waferlevelchipscalepackaging,WLCSP)测试。图16示出了根据一些实施例的图1至图14B的屏蔽探针应用于基板上晶圆上芯片(chip-on-wafer-on-substrate,COWOS)测试。图17A至图17C示出了以现有的电路探针测试的电磁模拟结果、以根据一些实施例的屏蔽探针测试的电磁模拟结果、以及以根据一些实施例的屏蔽探针以及导电保护环测试的电磁模拟结果。图18示出了根据一些实施例的应用图1至图14B的屏蔽探针于三维集成电路(3dimensionintegratedcircuit,3DIC)测试。图19示出了根据一些实施例的图1至图14B的屏蔽探针应用于集成扇出(integratedfanout,INFO)测试。附图标记说明：100,400,500,600,700：电路探针102,402,502,602,702,900,1200,1202,1204,1206,1208,1210,1300,1304,1402,1404,1406,1408,1410,1412,1414a,1414b,1416a,1416b,1504,1606,1702,1704,1810,1902,1904：屏蔽探针104,404,614,802,904,1000,1100,1302,1400,1502：晶圆106,406,506,606,908：导电(屏蔽)元件106a：第一端106b,406b：第二端107,407,507,604,704,906：屏蔽栅/屏蔽罩108,408,610,708：基座110,410,612,710,1812,1816,1910：导电探针环112,412,615,800,1706：导电保护环114,414,622,712：内部120：左侧122：右侧124：前侧126：后侧416,616,912：虚线418：平面420,618：箭头422,620,716：测试探针424,624,718：测试接点608,706,910：导电屏蔽片/导电屏蔽壁613,714：虚本文档来自技高网...

【技术保护点】
1.一种用于电磁屏蔽的电路探针，包括：/n一屏蔽探针，包括：/n一基座；/n一导电探针环，在该基座上；以及/n一屏蔽罩，附接到该导电探针环并且具有一内部，该屏蔽罩被配置以定位成在该屏蔽罩的该内部包含形成在一晶圆上的至少一个集成电路，并且在该至少一个集成电路的测试期间提供该至少一个集成电路电磁屏蔽。/n

【技术特征摘要】
20190916 US 16/572,3691.一种用于电磁屏蔽的电路探针，包括：
一屏蔽探针，包括：
一基座；
一导电探针环，在该基座上...

【专利技术属性】
技术研发人员：彭经能，王宪棠，王敏哲，赖启彰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71