半导体组件及其制造方法技术

本发明专利技术提供一种半导体组件及其制造方法，所述制造方法包括以下步骤。在衬底上形成彼此分离的第一密封环与第二密封环。在所述衬底上形成保护层，覆盖所述第一密封环与所述第二密封环，其中所述第一密封环与所述第二密封环之间的所述保护层具有凹面。移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，于所述第一密封环的侧壁形成间隙壁，并在所述保护层中形成开口，所述开口的宽度大于所述第一密封环的宽度，且所述开口裸露出所述第一密封环的顶面以及所述间隙壁。所述第一密封环的顶面以及所述间隙壁。所述第一密封环的顶面以及所述间隙壁。

【技术实现步骤摘要】
半导体组件及其制造方法


[0001]本专利技术涉及一种集成电路及其制造方法，尤其涉及一种半导体组件及其制造方法。

技术介绍

[0002]随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。如何能有效地利用芯片面积，提升良率是目前非常重要的课题。
[0003]晶圆在切割时因切割锯片的应力可能会产生裂痕，因此，在芯片周围通常会形成密封环，以避免裂痕延伸到芯片区而损坏到内部电路，进而造成良率的损失。然而，密封环或密封环与芯片区之间的区域可能会占用过多的芯片面积。

技术实现思路

[0004]本专利技术实施例提供一种半导体组件的制造方法，可以避免晶圆在切割时因切割锯片的应力产生的裂痕问题，利用布局改变使蚀刻工艺不会损及下层，并且可以减少密封环所占用的芯片面积。
[0005]本专利技术实施例提出一种半导体组件的制造方法，包括以下步骤。在衬底上形成彼此分离的第一密封环与第二密封环。在所述衬底上形成保护层，覆盖所述第一密封环与所述第二密封环，其中所述第一密封环与所述第二密封环之间的所述保护层具有凹面。移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，于所述第一密封环的侧壁形成间隙壁，并在所述保护层中形成开口，所述开口的宽度大于所述第一密封环的宽度，且所述开口裸露出所述第一密封环的顶面以及所述间隙壁。
[0006]依照本专利技术实施例所述，所述凹面与所述衬底的表面之间的导体层的层数小于所述第一密封环的导体层的层数。
[0007]依照本专利技术实施例所述，所述凹面位于所述衬底中的隔离结构上方。
[0008]依照本专利技术实施例所述，移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，并于所述第一密封环的侧壁形成所述间隙壁，并在所述保护层中形成所述开口的步骤包括：在所述保护层上形成掩模层，所述掩模层具有另一开口，裸露出位于所述第一密封环上方的所述保护层以及部分所述凹面；以所述掩模层为掩模，进行各向异性蚀刻工艺，以于所述第一密封环的侧壁形成所述间隙壁，并在所述保护层中形成所述开口；以及移除所述掩模层。
[0009]本专利技术实施例提出一种半导体组件，包括第一密封环、第二密封环、间隙壁与保护层。第一密封环与第二密封环彼此分离地设置在衬底上。间隙壁设置于所述第一密封环的第一侧壁。保护层设置在所述衬底上，覆盖所述第一密封环的第二侧壁与所述第二密封环。所述保护层具有开口，裸露出所述第一密封环的顶面与所述间隙壁。
[0010]依照本专利技术实施例所述，所述第一密封环与所述第二密封环分别具有多层导体层，其中所述间隙壁位于所述第一密封环的最顶层导体层的部分侧壁。
[0011]依照本专利技术实施例所述，所述间隙壁包括与所述保护层相同的材料。
[0012]依照本专利技术实施例所述，所述第一密封环的所述最顶层导体层的宽度小于所述第二密封环的所述最顶层导体层的宽度。
[0013]依照本专利技术实施例所述，所述第一密封环的所述最顶层导体层的下一层导体层的宽度小于或等于与其上下相邻的两层导体层的宽度。
[0014]依照本专利技术实施例所述，所述开口的底面的高度等于或低于所述第一密封环的最顶层导体层的底面的高度。
[0015]依照本专利技术实施例所述，所述开口的所述底面裸露出位于所述衬底上的介电层。
[0016]依照本专利技术实施例所述，所述开口与所述衬底之间的导体层的层数小于所述第一密封环的导体层的层数。
[0017]依照本专利技术实施例所述，所述第一密封环包括多数个第一介层窗，所述第二密封环包括多数个第二介层窗，且所述第一介层窗的数量小于所述第二介层窗的数量。
[0018]依照本专利技术实施例所述，所述第一密封环未绕线，所述第二密封环用来绕线。
[0019]基于上述，第一密封环的宽度小，并且第一密封环与第二密封环之间的间距小，因此可以减少密封环占用的芯片面积。开口(即顶介层窗开口(top via，TV))的宽度大，有助于提升后续于开口中形成的膜层的阶梯覆盖性。
[0020]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0021]图1A至图1F是依照本专利技术的实施例的一种半导体组件的制造流程的剖面示意图；
[0022]图2是芯片的上视图；
[0023]图3是图2中区域A的局部放大图。
具体实施方式
[0024]请参照图1A，提供衬底10。衬底10可为半导体衬底10。衬底10可包括芯片区CR、密封环区SR与切割区SL。芯片区CR可用于形成电子组件。切割区SL环绕于芯片区CR周围。在后续进行单体化步骤时，可沿切割区SL进行切割。密封环区SR位于芯片区CR与切割区SL之间。密封环区SR中可以形成密封环，在后续进行单体化步骤时，可以阻挡切割晶圆所产生的裂纹扩及芯片区CR，而损坏芯片区CR之中的电子组件。
[0025]芯片区CR以及密封环区SR中形成多个隔离结构ST1、ST2。隔离结构例如是浅沟渠隔离结构。
[0026]第一隔离结构ST1的宽度WS1大于第二隔离结构ST2的宽度WS2。在密封环区SR中的第一隔离结构ST1将密封环区SR分隔出第一区R1与第二区R2。第一区R1比第二区R2更接近切割区SL。第二区R2比第一区R1更接近芯片区CR。第二区R2介于第一隔离结构ST1与第二隔离结构ST2之间。在一些实施例中，第一区R1的宽度WR1小于第二区R2的宽度WR2，且第二区R2的宽度WR2小于第一隔离结构ST1的宽度WS1。第一区R1的宽度WR1例如是第二区R2的宽度WR2的1/2至2/3，第一隔离结构ST1的宽度WS1例如是第二区R2的宽度WR2的1.5倍至2.5倍。举例来说，密封环区SR的宽度例如是4.5μm，其中第一隔离结构ST1的宽度WS1例如是2μm、第
一区R1的宽度WR1例如是1μm，第二区R2的宽度WR2例如是1.5μm。
[0027]请参照图1A，在第一区R1中形成第一掺杂区D1，并在第二区R2中形成第二掺杂区D2。第一掺杂区D1和第二掺杂区D2可以具有相同的导电型与相同的掺杂浓度。第一掺杂区D1和第二掺杂区D2可与衬底10具有相同的导电型，但第一掺杂区D1和第二掺杂区D2的掺杂浓度大于衬底10的掺杂浓度。第一掺杂区D1与第二掺杂区D2可以利用同一个离子注入工艺形成。
[0028]请参照图1D，在衬底10上形成介电结构18以及金属化结构MT。介电结构18位于衬底10的芯片区CR、密封环区SR与切割区SL上。介电结构18包括内层介电层(ILD)12与金属层间介电层(IMD)14、16。在本实施例中，层间介电层16是顶层层间介电层，层间介电层14位于顶层层间介电层16与内层介电层12之间，并与其二者物理性接触，内层介电层12位于金属层间介电层与衬底10之间。然而，在其他的实施例中，顶层层间介电层16与层间介电层14之间可以插入一层以上的层间介电层。内层介电层12与金属层间介电层14、16可以分别是单层或是多层。内层介电层12本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体组件的制造方法，其特征在于，包括：在衬底上形成彼此分离的第一密封环与第二密封环；在所述衬底上形成保护层，覆盖所述第一密封环与所述第二密封环，其中所述第一密封环与所述第二密封环之间的所述保护层具有凹面；以及移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，以于所述第一密封环的侧壁形成间隙壁，并于所述保护层中形成开口，所述开口的宽度大于所述第一密封环的宽度，且所述开口裸露出所述第一密封环的顶面以及所述间隙壁。2.根据权利要求1所述的半导体组件的制造方法，其中所述凹面与所述衬底的表面之间的导体层的层数小于所述第一密封环的导体层的层数。3.根据权利要求1所述的半导体组件的制造方法，其中所述凹面位于所述衬底中的隔离结构上方。4.根据权利要求1所述的半导体组件的制造方法，其中移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，以于所述第一密封环的侧壁形成所述间隙壁，并于所述保护层中形成所述开口的步骤包括：在所述保护层上形成掩模层，所述掩模层具有另一开口，裸露出位于所述第一密封环上方的所述保护层以及部分所述凹面；以所述掩模层为掩模，进行各向异性蚀刻工艺，以于所述第一密封环的侧壁形成所述间隙壁，并在所述保护层中形成所述开口；以及移除所述掩模层。5.一种半导体组件，其特征在于，包括：第一密封环与第二密封环，彼此分离地设置在衬底上；间隙壁，设置于所述第一密封环的第一侧壁；以...

【专利技术属性】
技术研发人员：蔡耀庭，陈江宏，庄哲辅，洪文，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：