一种半导体器件及制造方法技术

本发明专利技术提供一种半导体器件及制造方法，包括：衬底上的堆叠结构以及覆盖衬底表面和堆叠结构的介质层；在覆盖衬底表面的介质层中形成有贯穿介质层至衬底上的第一密封环和第二密封环，第一密封环和第二密封环均围绕堆叠结构且第一密封环位于第二密封环和堆叠结构之间；第一密封环和第二密封环之间的介质层中形成有贯穿介质层并暴露衬底的通孔，通孔中形成有填充层。这样，在通孔中形成填充层之后能够对第一密封环和第二密封环之间的介质层起到支撑作用，防止第一密封环和第二密封环之间的介质层发生倾斜，进而形成高质量的第一密封环和第二密封环，提高形成的密封环的效果，并且高质量的密封环有利于提高后续工艺的对准精度。质量的密封环有利于提高后续工艺的对准精度。质量的密封环有利于提高后续工艺的对准精度。

【技术实现步骤摘要】
一种半导体器件及制造方法


[0001]本专利技术涉及半导体器件及制造
，特别涉及一种半导体器件及制 造方法。

技术介绍

[0002]在芯片封装时，需要先对其进行切割，切割的机械力可能导致芯片边缘 处形成微小裂痕，该裂痕可能会扩展至芯片的电路区域而造成电路区域的毁 坏。为了保护芯片的电路区域，通常在芯片的电路区域和切割道之间配置密 封环(seal ring)，防止裂痕扩展至芯片的电路区域。
[0003]形成密封环主要是通过在介质层中形成两条深槽，而后填充深槽。但是 在介质层中形成两条深槽之后，深槽之间的介质层容易发生倾倒，导致两条 深槽的线宽不一致，从而阻碍线宽较小的深槽的填充，影响形成的密封环的 效果，而且影响后续工艺的对准。

技术实现思路

[0004]有鉴于此，本专利技术的目的在于提供一种半导体器件及制造方法，提高形 成的密封环的效果。
[0005]为实现上述目的，本专利技术有如下技术方案：
[0006]一种半导体器件，包括：
[0007]衬底，所述衬底上的堆叠结构以及覆盖所述衬底表面和所述堆叠结构的 介质层；
[0008]在覆盖所述衬底表面的所述介质层中形成有贯穿所述介质层至所述衬底 上的第一密封环和第二密封环，所述第一密封环和所述第二密封环均围绕所 述堆叠结构且所述第一密封环位于所述第二密封环与所述堆叠结构之间；
[0009]所述第一密封环和所述第二密封环之间的介质层中形成有贯穿所述介质 层并暴露出所述衬底的通孔，且所述通孔中形成有填充层。<br/>[0010]可选的，所述通孔贯穿所述介质层至所述衬底中，以支撑所述第一密封 环和所述第二密封环之间的介质层。
[0011]可选的，所述通孔贯穿所述介质层至所述衬底上，所述填充层的填充材 料的硬度大于所述介质层的介质材料的硬度。
[0012]可选的，所述通孔的数量为多个，所述通孔沿所述第一密封环呈环状排 布以包围所述堆叠结构。
[0013]可选的，所述第一密封环和所述第二密封环之间的介质层围成介质环， 所述通孔沿所述第一密封环呈多个环状排布，且相邻环中的通孔在所述介质 环的宽度方向交错排布。
[0014]可选的，所述半导体器件为三维存储器。
[0015]一种半导体器件的制造方法，包括：
[0016]提供衬底，在所述衬底上形成堆叠结构并形成覆盖所述衬底表面和所述 堆叠结构的介质层；
[0017]在覆盖所述衬底表面的所述介质层中形成贯穿所述介质层并暴露出所述 衬底的通孔，在所述通孔中形成填充层；
[0018]在覆盖所述衬底表面的所述介质层中形成贯穿所述介质层至所述衬底上 的第一密封环和第二密封环，所述第一密封环和所述第二密封环均围绕所述 堆叠结构且所述第一密封环位于所述第二密封环与所述堆叠结构之间，所述 通孔位于所述第一密封环和所述第二密封环之间的介质层内。
[0019]可选的，所述通孔的数量为多个，所述通孔沿所述第一密封环呈环状排 布以包围所述堆叠结构。
[0020]可选的，所述第一密封环和所述第二密封环之间的介质层围成介质环， 所述通孔沿所述第一密封环呈多个环状排布，且相邻环中的通孔在所述介质 环的宽度方向交错排布。
[0021]可选的，所述堆叠层包括核心存储区和台阶区，所述核心存储区中形成 有沟道孔，所述台阶区中形成有伪沟道孔，所述通孔与所述伪沟道孔和/或所 述沟道孔一并形成。
[0022]本专利技术实施例提供的半导体器件，包括：衬底，衬底上的堆叠结构以及 覆盖衬底表面和堆叠结构的介质层；在覆盖衬底表面的介质层中形成有贯穿 介质层至衬底上的第一密封环和第二密封环，第一密封环和第二密封环均围 绕堆叠结构且第一密封环位于第二密封环和堆叠结构之间；第一密封环和第 二密封环之间的介质层中形成有贯穿介质层并暴露衬底的通孔，通孔中形成 有填充层。这样，由于在第一密封环和第二密封环之间的介质层中形成贯穿 介质层并暴露衬底的通孔，在通孔中形成填充层之后能够对第一密封环和第 二密封环之间的介质层起到支撑作用，防止第一密封环和第二密封环之间的 介质层发生倾斜，进而形成高质量的第一密封环和第二密封环，提高形成的 密封环的效果，并且高质量的密封环有利于提高后续工艺的对准精度。
附图说明
[0023]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0024]图1示出了根据本专利技术实施例一种半导体器件制造方法的流程示意图；
[0025]图2示出了根据本专利技术实施例一种半导体器件的剖面结构示意图；
[0026]图3示出了根据本专利技术实施例一种半导体器件的俯视结构示意图；
[0027]图4示出了根据本专利技术实施例一种半导体器件局部结构的俯视示意图；
[0028]图5示出了根据本专利技术实施例一种半导体器件局部结构的剖面示意图；
[0029]图6示出了根据本专利技术实施例一种半导体器件局部结构的俯视示意图。
具体实施方式
[0030]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本专利技术的具体实施方式做详细的说明。
[0031]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本发 明还可
以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以 在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体 实施例的限制。
[0032]正如
技术介绍
的描述，在介质层中形成两条深槽之后，深槽之间的介质 层容易发生倾倒，导致两条深槽的线宽不一致，从而阻碍线宽较小的深槽的 金属填充，影响形成的密封环的效果，而且影响后续工艺的对准。
[0033]为此，本申请实施例提供一种半导体器件，参考图2-图4所示，图2为 半导体器件的剖面结构图，图3为半导体器件的俯视结构图，图4为半导体 器件局部结构的俯视图，包括：
[0034]衬底100，所述衬底100上的堆叠结构110以及覆盖衬底100表面和堆叠 结构110的介质层102；
[0035]在所述介质层102中形成有贯穿所述介质层102至所述衬底100上的第 一密封环104和第二密封环106，所述第一密封环104和所述第二密封环106 均围绕所述堆叠结构110且所述第一密封环104位于所述第二密封环106与 所述堆叠结构110之间；
[0036]所述第一密封环104和所述第二密封环106之间的介质层102中形成有 贯穿所述介质层102并暴露出所述衬底100的通孔112，且所述通孔112中形 成有填充层。
[0037]本申请实施例中，衬底100可以为半导体衬底，例如可以为Si衬底、Ge 衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底上的堆叠结构以及覆盖所述衬底表面和所述堆叠结构的介质层；在覆盖所述衬底表面的所述介质层中形成有贯穿所述介质层至所述衬底上的第一密封环和第二密封环，所述第一密封环和所述第二密封环均围绕所述堆叠结构且所述第一密封环位于所述第二密封环与所述堆叠结构之间；所述第一密封环和所述第二密封环之间的介质层中形成有贯穿所述介质层并暴露出所述衬底的通孔，且所述通孔中形成有填充层。2.根据权利要求1所述的器件，其特征在于，所述通孔贯穿所述介质层延伸至所述衬底中，以支撑所述第一密封环和所述第二密封环之间的介质层。3.根据权利要求1所述的器件，其特征在于，所述通孔贯穿所述介质层至所述衬底上，所述填充层的填充材料的硬度大于所述介质层的介质材料的硬度。4.根据权利要求1-3任意一项所述的器件，其特征在于，所述通孔的数量为多个，所述通孔沿所述第一密封环呈环状排布以包围所述堆叠结构。5.根据权利要求4所述的器件，其特征在于，所述第一密封环和所述第二密封环之间的介质层围成介质环，所述通孔沿所述第一密封环呈多个环状排布，且相邻环中的通孔在所述介质环的宽度方向交错排布。6.根据权利要求1所述的器件，...

【专利技术属性】
技术研发人员：肖为引，阳叶军，邵克坚，张大明，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：