半导体装置及其制造方法制造方法及图纸

本技术涉及半导体装置及其制造方法。半导体装置包括：第一层叠物，其包括彼此交替层叠的第一层间绝缘层和第一导电图案；第二层叠物，其包括在第一层叠物上彼此交替层叠的第二层间绝缘层和第二导电图案；多个沟道插塞，其穿过第一层叠物和第二层叠物垂直地形成；以及至少一个虚设插塞，其穿过第二层叠物而没有穿过第一层叠物而垂直地形成。过第一层叠物而垂直地形成。过第一层叠物而垂直地形成。

【技术实现步骤摘要】
半导体装置及其制造方法


[0001]本公开涉及一种电子装置，并且更具体地涉及三维半导体装置及制造该三维半导体装置的方法。

技术介绍

[0002]非易失性存储器元件是即使电源被切断也保持所存储的数据的存储器元件。近来，随着在基板上以单层形成存储器单元的二维非易失性存储器元件的集成度的提高已经达到极限，已经提出了在基板上垂直层叠存储器单元的三维非易失性存储器元件。
[0003]三维非易失性存储器元件包括交替地层叠的层间绝缘膜和栅极，以及穿过层间绝缘膜和栅极的沟道膜，并且存储器单元沿着沟道膜层叠。已经开发出各种结构和制造方法以提高操作可靠性并增强具有这种三维结构的非易失性存储器元件的制造成品率。

技术实现思路

[0004]本公开的实施方式提供了一种能够改善字线的桥接现象的半导体装置及制造该半导体装置的方法。
[0005]根据本公开的实施方式的半导体装置包括：第一层叠物，其包括彼此交替层叠的第一层间绝缘层和第一导电图案；第二层叠物，其包括彼此交替层叠在第一层叠物上的第二层间绝缘层和第二导电图案；多个沟道插塞，其穿过第一层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，该半导体装置包括：第一层叠物，所述第一层叠物包括彼此交替层叠的第一层间绝缘层和第一导电图案；第二层叠物，所述第二层叠物包括在所述第一层叠物上彼此交替层叠的第二层间绝缘层和第二导电图案；多个沟道插塞，所述多个沟道插塞穿过所述第一层叠物和所述第二层叠物垂直地形成；以及至少一个虚设插塞，所述至少一个虚设插塞穿过所述第二层叠物而没有穿过所述第一层叠物而垂直地形成。2.根据权利要求1所述的半导体装置，其中，所述多个沟道插塞被规则地布置为彼此间隔开预定距离。3.根据权利要求2所述的半导体装置，其中，所述至少一个虚设插塞被布置在布置有所述多个沟道插塞的区域的最外角区域。4.根据权利要求1所述的半导体装置，该半导体装置还包括：第一狭缝和第二狭缝，所述第一狭缝和所述第二狭缝形成为所述多个沟道插塞和所述至少一个虚设插塞插置于所述第一狭缝和所述第二狭缝之间。5.根据权利要求4所述的半导体装置，其中，所述至少一个虚设插塞被设置在与所述第一狭缝和所述第二狭缝相邻的区域中。6.根据权利要求1所述的半导体装置，其中，所述沟道插塞和所述至少一个虚设插塞各自包括：间隙填充膜；沟道膜，所述沟道膜围绕所述间隙填充膜；以及存储器膜，所述存储器膜围绕所述沟道膜。7.根据权利要求1所述的半导体装置，其中，所述至少一个虚设插塞的下部与所述第一层叠物的最上层膜接触。8.一种半导体装置，该半导体装置包括：第一层叠物，所述第一层叠物包括彼此交替层叠的第一层间绝缘层和第一导电图案；第二层叠物，所述第二层叠物包括在所述第一层叠物上彼此交替层叠的第二层间绝缘层和第二导电图案；多个沟道插塞，所述多个沟道插塞穿过所述第一层叠物和所述第二层叠物垂直地形成；以及至少一个虚设插塞，所述至少一个虚设插塞被布置在布置有所述多个沟道插塞的区域的最外角区域中，其中，所述虚设插塞的长度短于所述多个沟道插塞的长度。9.根据权利要求8所述的半导体装置，其中，所述至少一个虚设插塞形成为穿过所述第二层叠物而不穿过所述第一层叠物。10.根据权利要求8所述的半导体装置，其中，所述多个沟道插塞被规则地布置为彼此间隔开预定距离。11.根据权利要求8所述的半导体装置，该半导体装置还包括：第一狭缝和第二狭缝，所述第一狭缝和所述第二狭缝形成为所述多个沟道插塞和...

【专利技术属性】
技术研发人员：朴海赞，金场院，金在泽，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：