多通道可重构信号处理装置制造方法及图纸

本发明专利技术公开了一种多通道可重构信号处理装置，旨在提供一种集成度更高、重构方式更灵活的信号处理装置，本发明专利技术通过下述技术方案实现：采用时钟分路电路接收参考时钟，并将所需的时钟分发到各个信号处理通道，各信号处理通道在DSP与FPGA之间交换控制参数，按照系统主机的重构指令给FPGA和DSP加载不同的处理程序，FPGA和DSP从各自外挂FLASH加载功能程序，待处理的基带信号通过数据交换矩阵送给相应信号处理通道，各信号处理通道DSP和FPGA对基带信号进行处理后再传送给数据交换矩阵，完成中频及基带信号的处理，实现各种方式的调制/解调、解扩/解跳、数据纠错编译码、波束包络处理和时间测量。

【技术实现步骤摘要】
多通道可重构信号处理装置
本专利技术关于通信、导航、识别等领域，涉及一种主要用于航空通信的多通道可重构信号处理装置。
技术介绍
信号处理装置目前广泛的应用于通信、导航、识别等领域。一般的信号处理装置面向具体应用场景，功能构架及信号处理能力千变万化，兼容性较差，无法适应多平台复杂应用场景，极大增加了硬件研发、软件开发成本。目前主流信号处理装置功能需求，兼顾机载、舰载、车载、地面等平台的使用需求，使得信号处理装置能够在软件无线电、卫通、数据链等不同领域灵活广泛的应用，信号处理装置就必须通过统一的大规模FPGA+高速DSP的电路架构，多通道设计的一致性打破多平台通用化的壁垒。通用信号处理模块一般采用3个独立的通道，每通道为DSP+FPGA的结构。激励接收模块一般按频段划分为多个种类。由于传统信号处理系统存在诸多缺点，例如：在平台重构过程中FPGA计算中断会造成数据丢失；有限的平台硬件资源难以适应处理算法规模的不断增加。随着航电系统综合化和软件无线电理论的发展，对高速采样、信号处理、软件重构能力和小型化的要求越来越高。需要设计出一种集成度更高、重构方式更灵活、采样速率可动态配置的通用信号处理平台。针对多波段、多标准信号的灵活接收的要求，接收机接收的信号往往处于不同的频段并且有着不同的带宽，要想实现对多波段信号的处理，最简单直接的方法就是多通道数字接收机。多通道接收机由多个不同下变频模块并列组成，每个下变频模块覆盖单一频段并完成对这一固定频段的信号接收，虽然可以实现功能，但是不可避免会造成体积庞大资源浪费严重且可扩展性差。为了改善多通道数字接收机的缺点。现有技术提出了基于FPGA的可重构虚拟多通道数字接收机，整个接收机只有一个通道，通过对通道的重构来实现不同频段不同带宽的接收。经过抽取滤波等方式得到基带数字信号，基带信号经过直接数字式频率合成器DDS混频之后得到差频信号和和频信号，信号分为两个通道，一路经过CIC抽取降频和半带滤波器得到较低频率，另一路经过降频和半带滤波得到的低频信号。虽然系统能够正常通信工作，但增加资源消耗，对于多通道多变化的情况明显是不适用的。
技术实现思路
针对上述问题，本专利技术提供一种集成度更高、重构方式更灵活、采样速率可动态配置。能够减少硬件资源的多通道可重构信号处理装置，以克服传统信号处理装置设计周期长，不能复用，不可扩展，可靠性验证不充分等问题。本专利技术的上述目的可以通过以下措施来达到，一种多通道可重构信号处理装置，包括：1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路，并联在背板连接器上的数据交换矩阵和系统主机，其特征在于：时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，分发到各个信号处理通道，各信号处理通道采用分别存储多版本切换应用程序的现场可编程门阵列FPGA、数字信号处理器DSP，DSP与FPGA之间通过EMIF接口交换控制参数，DSP和FPGA从各自外挂FLASH加载功能程序，实时完成了大容量数据处理，DSP将待处理数据存放在外挂同步动态随机存储器DDR中；待处理的基带信号通过数据交换矩阵送到信号处理通道，DSP和FPGA对基带信号进行处理后再传送给数据交换矩阵，信号处理通道按照系统主机的重构指令给FPGA和DSP加载不同的处理程序，完成中频及基带信号的处理，实现各种方式的调制/解调、解扩/解跳、数据纠错编译码、波束包络处理和时间测量。本专利技术相比于现有技术的有益效果是：集成度高。本专利技术采用内含1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路，各处理通路采用大规模FPGA+高速DSP的电路架构，通道的设计具有一致性实现数字信号处理功能，1-4个处理通道设计的一致性可满足应用软件在通道之间灵活部署，可实现集成度更高的模块通用化，保证了通道间的程序具有互移植性。有利于实现软件工程化，可扩展、可适配不同的信号处理应用。满足多通道波形独立并发运行的需求，并且便于后期功能扩展。目前大部分应用场景下，满足封装在筒型结构的负载筒中提供最大的可用空间6ULRM结构处理通道数量要求。重构方式更灵活。本专利技术时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，信号处理装置上预留与系统时钟同频率晶振，根据应用需求可灵活地将预留晶振时钟信号和系统时钟均分发到各信号处理通道FPGA、DSP。各信号处理通道采用分别存储多版本切换应用程序的FPGA、DSP，通过对通道的重构来实现不同频段不同带宽的接收，将不同的配置文件配置到重构区域实现不同的通道功能的重构方式更灵活。通过采用FPGA、DSP分区加载技术，将FPGA、DSP数量由三片减少到一片，减少PCB布板面积并降低了系统功耗，采用FPGA、DSP可重构技术将多通道的设计为可重构虚拟多通道系统，减少了硬件资源，每个处理通道FPGA、DSP分别可存储16个应用程序版本，可实现多版本切换，这样不仅硬件体积得到很大程度减小，同时还可以对接收的信号处理进行实时调整，具有很强的灵活性和可扩展性，提高装置的可靠性及信号处理能力。采样速率可动态配置，能够减少硬件资源。本专利技术DSP与FPGA之间通过EMIF接口交换控制参数，从各自外挂FLASH加载功能程序，FPGA通过高速串行数据接口GTX接收高速串行数据，高速串行数据接口GTX可靠、高速、实时地完成大容量数据的传输。高速串行接口在提高数据传输速率的同时，使得处理更多更大数据，经过处理后将实时地完成了大容量数据传输给DSP，DSP将待处理数据存放在外挂同步动态随机存储器DDR中，最终的处理结果通过主/备SRIO接口传送给数据交换矩阵，通过输入输出流向进行重构,达到了多通道阵列信号处理可重构的目的,有效提高了多通道阵列信号处理系统的计算能力，减少了硬件资源；将各信号处理通道作为可重构配置文件，通过配置不同的配置文件来实现虚拟可重构，可较大程度提高资源利用率。本专利技术FPGA和DSP程序代码均支持在系统动态重构，重构版本数不少于8个(含默认版本)，根据任务需要实时配置成不同功能。附图说明下面结合附图和实施例对本专利进一步说明。图1是本专利技术多通道可重构信号处理装置信号处理通道原理框图。图2是本专利技术时钟分路原理框图。图3是本专利技术电源转换原理框图。图4是本专利技术管理控制单元原理框图。图5是本专利技术功能重构流程图。图6是本专利技术多版本程序存储流程图。下面结合附图进一步详细描述本专利技术的技术方案。具体实施方式参阅图1。在以下描述的优选实施例中，一种多通道可重构信号处理装置主要由四个独立的处理通路构成，1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路。时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，分发到各个信号处理通道，各信号处理通道采用分别存储多版本切换应用程序的FPGA、DSP，DSP与FPGA本文档来自技高网...

【技术保护点】
1.一种多通道可重构信号处理装置，包括：1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路，并联到背板连接器上的数据交换矩阵和系统主机，其特征在于：时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，分发到各个信号处理通道，各信号处理通道采用分别存储多版本切换应用程序的现场可编程门阵列FPGA、数字信号处理器DSP，DSP与FPGA之间通过EMIF接口交换控制参数，DSP和FPGA从各自外挂FLASH加载功能程序，实时完成了大容量数据处理，DSP将待处理数据存放在外挂同步动态随机存储器DDR中；待处理的基带信号通过数据交换矩阵送到信号处理通道，DSP和FPGA对基带信号进行处理后再传送给数据交换矩阵，信号处理通道按照系统主机的重构指令给FPGA和DSP加载不同的处理程序，完成中频及基带信号的处理，实现各种方式的调制/解调、解扩/解跳、数据纠错编译码、波束包络处理和时间测量。/n

【技术特征摘要】
1.一种多通道可重构信号处理装置，包括：1-4个一致性连接到背板连接器的独立的信号处理通道和每个信号处理通道上的信号处理电路、时钟分路电路和电源转换电路，并联到背板连接器上的数据交换矩阵和系统主机，其特征在于：时钟分路电路接收参考时钟，经过倍频和分频转换为信号处理所需的时钟，分发到各个信号处理通道，各信号处理通道采用分别存储多版本切换应用程序的现场可编程门阵列FPGA、数字信号处理器DSP，DSP与FPGA之间通过EMIF接口交换控制参数，DSP和FPGA从各自外挂FLASH加载功能程序，实时完成了大容量数据处理，DSP将待处理数据存放在外挂同步动态随机存储器DDR中；待处理的基带信号通过数据交换矩阵送到信号处理通道，DSP和FPGA对基带信号进行处理后再传送给数据交换矩阵，信号处理通道按照系统主机的重构指令给FPGA和DSP加载不同的处理程序，完成中频及基带信号的处理，实现各种方式的调制/解调、解扩/解跳、数据纠错编译码、波束包络处理和时间测量。


2.如权利要求1所述的多通道可重构信号处理装置，其特征在于：时钟分路将差分时钟作为面向相关串行数据平面连接应用的高速串行数据RapidIO接口、高速串行数据GTX接口时钟参考输入，这两种时钟由板上晶振提供，通过时钟分配芯片CSCLK954分配到各处理通道。


3.如权利要求1所述的多通道可重构信号处理装置，其特征在于：来自背板连接器的100MHz系统时钟通过四通道低压差分信号LVDS发送芯片LC9122将其转换为TTL电平时钟；32.512MHzBLVDS电平系统时钟通过BLVDS总线芯片LC92LV010A将其转换为TTL电平时钟，再将这两种时钟输入到复杂可编程逻辑器件CPLD时钟管脚，此外模块上预留与系统时钟同频的晶振作为备份，同样输入到CPLD时钟管脚。


4.如权利要求3所述的多通道可重构信号处理装置，其特征在于：100MHz、32.512MHz系统时钟进入CPLD再做分配，送给信号处理通道的100MHz、32.512MHz单端系统时钟接入FPGA的MRCC管脚，各波段信号处理的FPGA程序使用这两个时钟信号作为时钟源。


5.如权利要求4所述的多通道可重构信号处理装置，其特征在于：复杂可编程逻辑器件CPLD将100MHz单端输入时钟4分频、2分频后输出到DSP外部时钟输入引脚CLKIN1(25M)、CLKIN2(50MHz)及JDSPF28335参考钟管脚DSP_25M(25M)。


6.如权利要求1所述的多通道可重构信号处理装置，其特征在于：通过CAN总线与系统主机相连的MCU单元控制信号处理装置上二、三级电源转换电路上各个电源的上电时序，第一级电源采用隔离式DC/DC电源转换器，1.9V电源为MCU内核供电；3.3V电源为MCU各器件IO供电；1.2V电源为可编程逻辑CPLD内核供电；2.5V电源为可编程逻辑CPLD辅助电压，4种电压均采用2片LYM4622双输出DC-DC电源提供；第一级电源通过...

【专利技术属性】
技术研发人员：陈能，吴江，刘盛利，邵永杰，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：四川;51