数字阵列波束形成装置制造方法及图纸

本发明专利技术公开的一种数字阵列波束形成装置，成本低，可靠性高。本发明专利技术通过下述技术方案实现：采用包含了一个本地晶振的时钟管理单元，通过时钟分配网络将得到的时钟、同步信号和本振信号，分路发送给前端若干个数字TR组件和高速信号预处理单元，并送往模拟光模块实现解波分复用；主控单元将多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后，通过两片FPGA之间的高速接口交叉互传波束数据，在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到后级两个数字光模块后基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的基带数据传输。数据传输。数据传输。

【技术实现步骤摘要】
数字阵列波束形成装置


[0001]本专利技术涉及测控、通信等阵列信号处理领域，特别基于低成本数字相控阵波束形成装置。

技术介绍

[0002]天线阵列是由有向天线单元组成的有向阵列,通常，全数字阵列天线的数字阵列分为天线单元、数字TR组件、波束形成装置和基带信号处理等几部分。全数字阵列天线数字阵阵元以全数字方式实现宽带全数字阵列收发波束，虽然波束形成灵活。但是每个通道都要进行独立采样并在后级实现波束合成，造成系统规模非常庞大，这种通常在数字TR和波束形成DBF处理模块之间采用光纤传输海量数据，在收发端都有增加光模块，光模块的使用数量大，物料成本昂贵成本高，限制了大规模数字阵列的使用范围。宽带数字阵列采用传统窄带波束形成会导致方向图指向偏移、主瓣畸变。针对微带校准网络辐射较大会对接收组件产生不利影响的现象，当要形成的波束数目很多时,硬件将变得很复杂也难以测试和调整,要形成低副瓣的多个接收波束将更为困难。尤其是滤波器、放大器和阻抗匹配网络等因素的影响，频带内各频点处的群时延会不一致，产生起伏波动，难以直接测量数字阵列接收通道模数混合系统的带内群时延起伏和变频系统的带内群时延起伏；因此，时延测量前必须先对线性度误差进行校正。现代时延测量有游标法、抽头延迟线法、差分延迟线法等。由于数字阵列T/R组件之间器件制造公差、温度及环境特性的差异，使得组件之间的时间延迟量不一致，要求对组件之间的相对时延量进行测量，以便于校正。实际阵列中一般包含有数十或数百个组件，所以，最好能在一次测量过程获得多个组件的相对时延量。为了获得高测量精度，还可进行插值处理、非线性校正、DLL法或PLL法等。这些方法需专门芯片或设备，不但复杂，而且从原理上也不适合多组件大时带积LFM脉冲信号的时延测量。

技术实现思路

[0003]针对上述问题，本专利技术提供一种高集成度，低成本，高可靠性，具备全模块电磁屏蔽及远程更新功能的数字阵列波束形成装置。本专利技术的更进一步目的是基于所述数字阵列波束形成装置，提供一种总群时延起伏测量方法简单，测试结果可靠，测试效率高的数字阵列时延测量方法。
[0004]本专利技术的上述目的可以通过以下措施来达到，一种数字阵列波束形成装置，包括：基于高速差分电缆互联前级若干数字TR组件的高速信号预处理单元，同步接收若干个数字TR组件通道采样数据的时频分发电路与波束数据处理电路，连接所述高速信号预处理单元的时钟管理单元和主控单元，连接了至少两个数字光模块的基带处理设备，提供电源的电源管理单元，其特征在于：包含了一个本地晶振的时钟管理单元通过时钟分配网络，将得到的时钟、同步信号和本振信号，通过放大电路放大和单刀双掷开关实现内外时钟切换后，分路发送给前端若干个数字TR组件和高速信号预处理单元的本地FPGA使用，同时通过单根光纤将时钟、同步信号和本振信号送往模拟光模块实现解波分复用；主控单元产生的多路采
样数据分成两组分别送到高速信号预处理单元，在形成波束数据后通过两片FPGA之间的高速接口交叉互传32路波束数据，最后在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到与其通信的后级两个数字光模块，并送到基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的高速基带数据传输。
[0005]一种利用上述数字波束形成装置实现数字阵列时延测量方法，具有如下技术特征：在数字TR组件和波束形成模块之间使用电信号传输，将时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和分发采样后产生的同步信号(SYNC)，分别分发到数字阵列系统不同子阵的延时测量模块，在子阵间同步触发时刻，通过延时测量模块进行相位关系检测，得到各个通道输出信号；延时测量模将需要时延测量点的参考信号和每个子阵采集激励通道两级时钟，同时送入现场可编程门阵列FPGA，对多个通道间的相对时延进行测量，实时比较两路信号上升沿的相位差异，在这个过程中不断调整同步信号延时，若FPGA实时检测到数字阵列各阵元传输时延的相位值发生变化，则记录当前延时值，将参考信号与不同延迟时间的线性调频信号LFM做差频处理，差频后运行时延算法，将测得的频域位置与延迟时间有关的单频信号进行时延运算，得到待测通道与参考通道间的相对时延值，计算出延迟时间。
[0006]本专利技术相比于现有技术的有益效果是：集成度高，成本低。本专利技术基于高速差分电缆互联前级若干数字TR组件的高速信号预处理单元，同步接收若干个数字TR组件通道采样数据的时频分发电路与波束数据处理电路，连接所述高速信号预处理单元的时钟管理单元和主控单元，连接了至少两个数字光模块的基带处理设备，提供电源的电源管理单元，集成了时频分发功能，集成度高。通过时频分发电路与波束数据处理电路集成设计。实现本振和时钟的同步分发，可同步接收16个数字TR组件共计64个通道的采样数据。该装置成本能降低30％，具备波束数据双冗余备份。相比于传统数字阵中数字TR组件和DBF处理模块之间采用光纤传输，在收发端增加光模块的方法成本低。在数字TR组件和波束形成模块之间使用电信号传输，大幅度降低系统成本。
[0007]实时性好。本专利技术采用包含了一个本地晶振的时钟管理单元通过时钟分配网络，将得到的时钟、同步信号和本振信号，通过放大电路放大和单刀双掷开关实现内外时钟切换后，分路发送给前端若干个数字TR组件和高速信号预处理单元的本地FPGA使用，同时通过单根光纤将时钟、同步信号和本振信号送往模拟光模块实现解波分复用；实现了64个节点，每个节点10Gbps共640Gbps的数据同步传输。实时性好。
[0008]可靠性高。本专利技术采用主控单元产生的多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后通过两片FPGA之间的高速接口交叉互传32路波束数据，最后在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到与其通信的后级两个数字光模块，并送到基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现高速基带数据传输。输数据量大，传输距离最长接近2m，单通道数据速率达9.6Gbps，数字阵列单子阵通道数量可达64路，64路采样数据分成两组分别送到FPGA1和FPGA2，FPGA1和FPGA2在形成波束数据后通过两片FPGA之间的高速接口交叉互传，32路波束数据，最后在各自FPGA内形成独立多波束数据通过后级光模块送到基带信号处理模块，这样两组波束数据可以做到1:1波束数据双冗余完全备份。通过
基于高速差分电缆互联的长距离电信号传输技术，将全链路分段阻抗匹配、发送端采取预加重、收端采取均衡等措施，克服了长距离传输高频信号衰减的难题，解决了传输通道间耦合干扰问题，改善了链路传输质量。高可靠性。
[0009]测量方法简单。本专利技术采用由时钟源产生的参考时钟送入时频系统，时频系统根据功能需求产生多路采样时钟和分发采样后产生的同步信号(SYNC)，分别分发到数字阵列系统不同子阵的延时测量模块，在子阵间同步触发时刻，通过延时测量模块进行相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.种数字阵列波束形成装置，包括：基于高速差分电缆互联前级若干数字TR组件的高速信号预处理单元，同步接收若干个数字TR组件通道采样数据的时频分发电路与波束数据处理电路，连接所述高速信号预处理单元的时钟管理单元和主控单元，连接了至少两个数字光模块的基带处理设备，提供电源的电源管理单元，其特征在于：包含了一个本地晶振的时钟管理单元通过时钟分配网络，将得到的时钟、同步信号和本振信号，通过放大电路放大和单刀双掷开关实现内外时钟切换后，分路发送给前端若干个数字TR组件和高速信号预处理单元的本地FPGA使用，同时通过单根光纤将时钟、同步信号和本振信号送往模拟光模块实现解波分复用；主控单元产生的多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后通过两片FPGA之间的高速接口交叉互传32路波束数据，最后在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到与其通信的后级两个数字光模块，并送到基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的高速基带数据传输。2.如权利要求1所述的数字阵列波束形成装置，其特征在于：数字阵列波束形成装置矩形箱体为铝合金结构件(2)，箱体前端面板两侧装配有连接数字TR组件的矩形连接器，在两侧矩形连接器之间设有两个顺序排列的高速连接器屏蔽铠甲(1)，高速连接器屏蔽铠甲(1)从外向内通过螺钉安装在箱体面板上，从内到外伸出箱体，矩形连接器通过面板背端连接插座压接在印制电路板PCB子板上，并通过箱体腔体导热屏蔽盖板(3)板间的凹槽内嵌入导电密封橡胶屏蔽垫由内向外的方向进行螺装，使插头插座对连后能够通过导电密封橡胶屏蔽垫充分接触，与金属箱体一起形成屏蔽腔，通过屏蔽槽、金属铠甲、导电密封圈的配合设计，实现箱体内置全模块电磁屏蔽。3.如权利要求2所述的数字阵列波束形成装置，其特征在于：在箱体底部设有的导热底板，在导热底板上至少嵌入有两条平行排列的且与液冷到模块散热效果相当的导热铜条(4)，导热铜条可迅速将装置发热传导至内置模块底部，通过系统冷板进行散热。4.如权利要求1所述的数字阵列波束形成装置，其特征在于：高速信号预处理单元包括：通过GTX/GTH高速串行接口串联的2片V7FPGA，每片V7FPGA与前端TR组件有32组GTH高速接口，与后端CXP有12组GTH高速接口，两片FPGA之间有5组GTH高速接口；有32组TR组件通过GTH4X高速接口连接时频分发电路和波束数据处理电路，时频分发电路和波束数据处理电路同步接收16个数字TR组件产生的64个通道的采样数据，64路采样数据分成两组分别送到FPGA1、FPGA2，实现本振和时钟的同步分发，FPGA1和FPGA2在形成波束数据后，通过上述两片FPGA之间的高速接口交叉互传32路波束数据，在各自FPGA内形成独立多波束数据，两组波束数据做到1:1完全备份后，通过后级光模块送到基带信号处理模块。5.如权利要求4所述的数字阵列波束形成装置，其特征在于：64路高速信号预处理硬件模块由2片XC7V690T、1片XC7Z045
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2FFG676I组成；板级支持单元作为所有FPGA和FLASH的中心节点，对所有FPGA的加载进行管理；FPGA以主动同步BPI方式进行加载，板级支持单元控制FPGA的PROG管脚，控制加载时序；FPGA程序分别存储在具有BPI接口的NO...

【专利技术属性】
技术研发人员：唐洪军，张晓波，邵永杰，胡洪，
申请(专利权)人：西南电子技术研究所中国电子科技集团公司第十研究所，
类型：发明
国别省市：