半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上依次形成有多个沟道叠层；形成横跨沟道叠层的伪栅结构；刻蚀伪栅结构两侧的沟道叠层，使多个沟道叠层沿伪栅结构顶部指向基底的方向上，沟道层的端部依次缩进，剩余沟道叠层与基底围成凹槽；在凹槽内形成源漏掺杂层；去除伪栅结构，形成露出沟道叠层的栅极开口；去除沟道叠层中的牺牲层，形成通槽，通槽由相邻沟道层与源漏掺杂层围成，或者，由基底、与基底相邻的沟道层、以及源漏掺杂层围成，通槽与栅极开口相连通；在通槽露出的源漏掺杂层侧壁上形成内壁层；在栅极开口和通槽中形成栅极结构。本发明专利技术实施例满足半导体结构能够应用于具有不同工作电压的电路的需求。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；/n形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；/n刻蚀所述伪栅结构两侧的沟道叠层，使所述多个沟道叠层沿所述伪栅结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；/n在所述凹槽内形成源漏掺杂层；去除所述伪栅结构，形成露出所述沟道叠层的栅极开口；/n去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由相邻所述沟道层与源漏掺杂层围成，或者，所述通槽由所述基底、与所述基底相邻...

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，使所述多个沟道叠层沿所述伪栅结构顶部指向所述基底的方向上，所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；
在所述凹槽内形成源漏掺杂层；去除所述伪栅结构，形成露出所述沟道叠层的栅极开口；
去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由相邻所述沟道层与源漏掺杂层围成，或者，所述通槽由所述基底、与所述基底相邻的沟道层、以及所述源漏掺杂层围成，所述通槽与所述栅极开口相连通；
在所述通槽露出的源漏掺杂层侧壁上形成内壁层；
在所述栅极开口和形成有内壁层的通槽中形成栅极结构。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述沟道叠层的数量为两个，包括第一沟道叠层以及位于第一沟道叠层上的第二沟道叠层；
刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：
以所述伪栅结构为掩膜，刻蚀所述伪栅结构露出的所述第二沟道叠层，刻蚀后的剩余所述第二沟道叠层作为顶层沟道叠层；在所述顶层沟道叠层的侧壁上形成侧墙；刻蚀所述侧墙露出的所述第一沟道叠层，刻蚀后的剩余所述第一沟道叠层作为底层沟道叠层；
沿垂直于伪栅结构侧壁的方向，横向刻蚀所述底层沟道叠层中的沟道层；去除所述侧墙，露出所述顶层沟道叠层的侧壁；
或者，
所述沟道叠层的数量大于或等于三个，刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：
以所述伪栅结构为掩膜，刻蚀所述伪栅结构露出的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为上层沟道叠层；
至少进行两次预处理，所述预处理的步骤包括：在所述上层沟道叠层的侧壁上形成侧墙；刻蚀所述侧墙露出与所述上层沟道叠层相邻且位于上层沟道叠层下方的一个沟道叠层，刻蚀后的剩余所述一个沟道叠层作为下层沟道叠层；其中，沿所述基底指向伪栅结构的方向上，最远离所述基底的上层沟道叠层为顶层沟道叠层，最靠近所述基底的下层沟道叠层为底层沟道叠层；
至少进行两次预处理后，沿垂直于伪栅结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的沟道层；
横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理，所述横向刻蚀处理的步骤包括：去除一个所述侧墙，露出与所述下层沟道叠层相邻的所述上层沟道叠层的侧壁；沿垂直于伪栅结构侧壁的方向，横向刻蚀露出的沟道层；
至少进行一次横向刻蚀处理后，去除位于所述顶层沟道叠层侧壁上的所述侧墙。


3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个；
横向刻蚀所述底层沟道叠层中的沟道层后，去除所述侧墙之前，还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀底层沟道叠层中的牺牲层；
去除所述侧墙后，形成所述源漏掺杂层之前，还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀所述顶层沟道叠层中的牺牲层；
或者，
所述沟道叠层的数量大于或等于三个，横向刻蚀露出的所述底层沟道叠层中的沟道层后，至少进行一次横向刻蚀处理之前，还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀露出的所述底层沟道叠层中的牺牲层；
进行所述横向刻蚀处理的步骤中，沿垂直于伪栅结构侧壁的方向，横向刻蚀露出的沟道层后，还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀所述上层沟道叠层中的牺牲层；
去除位于所述顶层沟道叠层侧壁上的所述侧墙后，还包括：沿垂直于伪栅结构侧壁的方向，横向刻蚀所述顶层沟道叠层中的牺牲层。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述内壁层的步骤包括：形成保形覆盖所述通槽露出的源漏掺杂层、以及沟道层和基底表面的内壁材料层；去除所述沟道层和所述基底表面的内壁材料层，位于所述通槽露出的源漏掺杂层侧壁上的剩余所述内壁材料层作为所述内壁层。


5.如权利要求4所述的...

【专利技术属性】
技术研发人员：谭颖，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31