半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种能够抑制芯片面积增加的半导体存储装置及其制造方法。根据实施方式，半导体存储装置包含：多个第1配线层(24)，在第1方向上积层；第1存储器柱(MP)，包含有在多个第1配线层(24)的内部沿着第1方向延伸的第1半导体层(29)；第2配线层(35)，配置在第1半导体层(29)的上端的上方；第2半导体层(33)，具有配置在第1半导体层(29)与第2配线层(35)之间的第1部分(33a)及在第1半导体层(29)的上方延伸的第2部分(33b)；以及第1绝缘层(34)，配置在第1部分(33a)与第2配线层(35)之间以及第2部分(33b)与第2配线层(35)之间。

【技术实现步骤摘要】
半导体存储装置及其制造方法[相关申请案]本申请案享有以日本专利申请案2019-113443号(申请日：2019年6月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
作为半导体存储装置，已知有三维积层型NAND(NotAnd，与非)型闪速存储器。
技术实现思路
实施方式提供一种能够抑制芯片面积增加的半导体存储装置及其制造方法。实施方式的半导体存储装置包含：多个第1配线层，在第1方向上积层；第1存储器柱，包含有在多个第1配线层的内部沿着第1方向延伸的第1半导体层；第2配线层，配置在第1半导体层的上端的上方；第2半导体层，具有配置在第1半导体层与第2配线层之间的第1部分及在第1半导体层的上方延伸的第2部分；以及第1绝缘层，配置在第1部分与第2配线层之间以及第2部分与第2配线层之间。附图说明图1是表示第1实施方式的半导体存储装置的构成例的框图。图2是第1实本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n多个第1配线层，在第1方向上积层；/n第1存储器柱，包含有在所述多个第1配线层的内部沿着所述第1方向延伸的第1半导体层；/n第2配线层，配置在所述第1半导体层的上端的上方；/n第2半导体层，具有配置在所述第1半导体层与所述第2配线层之间的第1部分、及在所述第1半导体层的上方延伸的第2部分；以及/n第1绝缘层，配置在所述第1部分与所述第2配线层之间、以及所述第2部分与所述第2配线层之间。/n

【技术特征摘要】
20190619 JP 2019-1134431.一种半导体存储装置，具备：
多个第1配线层，在第1方向上积层；
第1存储器柱，包含有在所述多个第1配线层的内部沿着所述第1方向延伸的第1半导体层；
第2配线层，配置在所述第1半导体层的上端的上方；
第2半导体层，具有配置在所述第1半导体层与所述第2配线层之间的第1部分、及在所述第1半导体层的上方延伸的第2部分；以及
第1绝缘层，配置在所述第1部分与所述第2配线层之间、以及所述第2部分与所述第2配线层之间。


2.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层及所述第1绝缘层具有曲柄形状。


3.根据权利要求1或2所述的半导体存储装置，其还具备行解码器模块，
所述行解码器模块连接有所述多个第1配线层及所述第2配线层。


4.根据权利要求1或2所述的半导体存储装置，其中
所述第1存储器柱包含电荷储存层。


5.根据权利要求1或2所述的半导体存储装置，其还具备：
第2存储器柱，包含有在所述多个第1配线层的内部沿着所述第1方向延伸的第3半导体层；
第3配线层，配置在所述第3半导体层的上端的上方；
第4半导体层，具有配置在所述第3半导体层与所述第3配线层之间的第3部分、及在所述第3半导体层的上方延伸的第4部分；以及
第2绝缘层，配置在所述第3部分与所述第3配线层之间、以及所述第4部分与所述第3配线层之间。...

【专利技术属性】
技术研发人员：中木宽，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP