3D芯片封装结构及其制备方法技术

本发明专利技术提供一种3D芯片封装结构及其制备方法，3D芯片封装结构包括：重新布线层；第一电连接结构，位于重新布线层的第一表面；第一塑封层，位于重新布线层的第一表面；第二电连接结构，位于第一塑封层远离重新布线层的表面；第二塑封层，位于第一塑封层远离重新布线层的表面；芯片，倒装键合于重新布线层的第二表面；第三电连接结构，位于重新布线层的第二表面；第三塑封层，位于重新布线层的第二表面；第三塑封层在第一塑封层的表面的正投影位于第一塑封层的表面内；金属引线层，位于第三塑封层远离重新布线层的表面；焊球凸块，位于金属引线层远离第三塑封层的表面。本发明专利技术的3D芯片封装结构可以有效增加3D芯片封装结构中芯片的有效面积。

【技术实现步骤摘要】
3D芯片封装结构及其制备方法
本专利技术涉及半导体封装
，特别是涉及一种3D芯片封装结构及其制备方法。
技术介绍
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(WaferLevelChipScalePackaging，WLCSP)，扇出型晶圆级封装(Fan-OutWaferLevelPackage，FOWLP)，倒装芯片(FlipChip)，叠层封装(PackageonPackage，POP)等等。然而，现有的上述封装方法及上述封装方法得到的封装结构均存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题。此外，现有的上述封装方法及上述封装方法得到的封装结构中，由于塑封芯片的塑封层的尺寸较大，使得封装结构中芯片的有效面积较小。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种3D芯片封装结构及其制备方法，用于解决现有技术中的封装方法及封装结构存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题，以及由于塑封芯片的塑封层的尺寸较大而导致的封装结构中芯片的有效面积较小的问题。为实现上述目的及其他相关目的，本专利技术提供一种3D芯片封装结构，所述3D芯片封装结构包括：重新布线层，包括相对的第一表面及第二表面；第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；>第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。可选地，所述重新布线层包括：布线介电层；金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。可选地，所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。可选地，所述3D芯片封装结构还包括：第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；第二层间介电层，位于所述第二塑封层远离所述第一塑封层的表面；第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构电连接。可选地，所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内。可选地，所述第三塑封层及所述第二塑封层在所述第一塑封层的同一表面的正投影相重合。可选地，所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。为实现上述目的及其他相关目的，本专利技术还提供一种3D芯片封装结构的制备方法，所述3D芯片封装结构的制备方法包括如下步骤：提供基底，于所述基底的一表面形成牺牲层；于所述牺牲层远离所述基底的表面形成重新布线层；于所述重新布线层远离所述牺牲层的表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；于所述第一塑封层远离所述重新布线层的表面形成第二电连接结构及第二塑封层；所述第二电连接结构位于所述第二塑封层内，且与所述第一电连接结构电连接；去除所述基底及所述牺牲层；提供芯片，将所述芯片键合于所述重新布线层远离所述第一塑封层的表面，所述芯片与所述重新布线层电连接；于所述重新布线层远离所述第一塑封层的表面形成第三电连接结构及第三塑封层；所述第三电连接结构位于所述第三塑封层内，且与所述重新布线层电连接；所述第三塑封层将所述芯片及所述第三电连接结构塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；于所述第三塑封层远离所述重新布线层的表面形成金属引线层，所述金属引线层与所述第三电连接结构电连接；于所述金属引线层远离所述第三塑封层的表面形成焊球凸块，所述焊料凸块与所述金属引线层电连接。可选地，于所述牺牲层的上表面形成所述重新布线层包括如下步骤：于所述牺牲层远离所述基底的表面形成底层介电层；于所述底层介电层远离所述牺牲层的表面形成塑封材料层；于所述塑封材料层远离所述底层介质层的表面形成种子层；对所述种子层及所述塑封材料层进行图形化处理；于所述底层介电层远离所述基底的表面形成布线介电层及金属叠层结构，所述金属叠层结构位于所述布线介电层内，且与所述种子层电连接；所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；去除所述基底及所述牺牲层之后且将所述芯片键合于所述重新布线层远离所述第一塑封层的表面之前还包括去除所述底层介电层及所述塑封材料层的步骤。可选地，于所述第一塑封层远离所述重新布线层的表面形成所述第二电连接结构及所述第二塑封层之前，还包括于所述第一塑封层远离所述重新布线层的表面形成第一层间介电层及第一再布线金属层的步骤，所述第一再布线金属层位于所述第一层间介电层内，且与所述第一电连接结构电连接；所述第二塑封层形成于所述第一层间介电层远离所述第一塑封层的表面，所述第二电连接结构形成于所述第一再布线金属层的上表面；去除所述基底及所述牺牲层之前，还包括于所述第二塑封层远离所述第一塑封层的表面形成第二层间介电层及第二再布线金属层的步骤，所述第二再布线金属层位于所述第二层间介电层内，且与所述第二电连接结构电连接。可选地，所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内。可选地，所述第三塑封层及所述第二塑封层在所述第一塑封层的同一表面的正投影相重合。可选地，所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。如上所述，本专利技术的3D芯片封装结构及其制备方法，具有以下有益效果：本专利技术的3D芯片封装结构中，芯片实现了3D封装，成本较低、封装集成度高，可以满足小型化发展本文档来自技高网...

【技术保护点】
1.一种3D芯片封装结构，其特征在于，所述3D芯片封装结构包括：/n重新布线层，包括相对的第一表面及第二表面；/n第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；/n第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；/n第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；/n第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；/n芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；/n第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；/n第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；/n金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；/n焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。/n

【技术特征摘要】
1.一种3D芯片封装结构，其特征在于，所述3D芯片封装结构包括：
重新布线层，包括相对的第一表面及第二表面；
第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；
第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；
第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；
第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；
芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；
第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；
第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；
金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；
焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。


2.根据权利要求1所述的3D芯片封装结构，其特征在于：所述重新布线层包括：
布线介电层；
金属叠层结构，位于所述布线介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接。


3.根据权利要求1所述的3D芯片封装结构，其特征在于：所述第一电连接结构、所述第二电连接结构及所述第三电连接结构均包括焊线或导电柱。


4.根据权利要求1所述的3D芯片封装结构，其特征在于：所述3D芯片封装结构还包括：
第一层间介电层，位于所述第一塑封层与所述第二塑封层之间；
第一再布线金属层，位于所述第一层间介电层内，且与所述第一电连接结构及所述第二电连接结构电连接；
第二层间介电层，位于所述第二塑封层远离所述第一塑封层的表面；
第二再布线金属层，位于所述第二层间介电层内，且与所述第二电连接结构电连接。


5.根据权利要求1至4中任一项所述的3D芯片封装结构，其特征在于：所述第二塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内。


6.根据权利要求5所述的3D芯片封装结构，其特征在于：所述第三塑封层及所述第二塑封层在所述第一塑封层的同一表面的正投影相重合。


7.根据权利要求5所述的3D芯片封装结构，其特征在于：所述第三塑封层的厚度与所述第二塑封层的厚度相同，且所述第三塑封层的厚度及所述第二塑封层的厚度均小于所述第一塑封层的厚度。


8.一种3D芯片封装结构的制备方法，其特征在于，所述3D芯片封装结构的制备方法包括如下步骤：
提供基底，于所述基底的一表面形成牺牲层；
于所述牺牲层远离所述基底的表面形成重新布线层；
于所述重新布线层远离所述牺牲层的表面形成第一电连接结构及第一塑封层；所述第一电连接结构位于所述第一塑封层内，所述第一电连接结构与所述重新布线层电连接；
于所述第一塑封层远离所述...

【专利技术属性】
技术研发人员：吴政达，吕娇，陈彦亨，林正忠，
申请(专利权)人：中芯长电半导体江阴有限公司，
类型：发明
国别省市：江苏;32