时序比较器、数据取样装置、以及测试装置制造方法及图纸

本发明专利技术中所述的数据取样装置包含：多数段第１可变延迟元件，其以第１延迟量依次延迟数据信号；多数段第２可变延迟元件，其以大于第１延迟量的第２延迟量依次延迟选通信号；以及多数个时序比较器，其利用由同一段的第２可变延迟元件而延迟的选通信号，对由多数段第１可变延迟元件而延迟的多数个数据信号进行取样；并且，时序比较器具备：动态Ｄ－ＦＦ电路，其根据选通信号且使用寄生电容锁存数据信号并进行输出，以及正反馈Ｄ－ＦＦ电路，其根据延迟的选通信号且使用正反馈电路将动态Ｄ－ＦＦ电路所输出的输出信号锁存并进行输出。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种时序比较器、数据取样装置、以及测试装置，特别是涉及一种测定精度较高的时序比较器、具备该时序比较器的数据取样装置、以及具备该时序比较器且用于测试被测试设备的测试装置。而且，本申请与下述日本专利申请相关联。关于承认参照文献的加入的指定国，将下述申请中所揭示的内容以参照的形式而加入本申请，使其成为本申请内容的一部分。特愿2003-391454申请日平成15年11月20日
技术介绍
近年来，当设计大规模的逻辑电路时，多使用CMOS(ComplementaryMetal-Oxide Semiconductor，互补性氧化金属半导体)电路进行设计而用于产品中，半导体测试装置中亦同样，大部分逻辑电路中使用CMOS电路。然而，半导体测试装置中，对于将被测试设备所输出的数据信号(data signal)与选通信号(strobe signal)进行比较的时序比较器(timing comparator)的精度有所要求的部分，在LSI(Large-scale integration，大规模集成电路)供应商所提供的一般的巨集(macro)中、或者对该等巨集进行调整之后不能够确保需要的精度，而在双极电路(bipolar circuit)中进行设计，或在CMOS电路中创建大规模的巨集。另一方面，先前的可变延迟电路中包括分解能力低且可变量大的粗延迟电路、以及分解能力高且可变量与粗延迟电路的分解能力等同的精延迟电路。粗延迟电路是以延迟元件的传送延迟时间作为分解能力，精延迟电路中利用可变容量元件而变化延迟元件的负荷电容从而改变延迟量。并且，为防止因噪音(noise)或环境条件的变化而引起的传送延迟时间的变动所导致的延迟精度的劣化，提出一种使用DLL(Dynamic Link Library，动态链接库)电路而构成粗延迟电路的方案(例如，参照专利文献1。)。专利文献1国际公布第03/036796号小册子然而，对于要求高精度的时序比较器，若在双极电路中进行设计或在CMOS电路中创建大规模的巨集，则成本较高。而且，在使用有先前的DLL电路的可变延迟电路中，精延迟电路设于DLL的反馈系统(feedbacksystem)外部，因此DLL电路中不会受到噪音或电压·温度等环境变化的影响，而劣化延迟精度。
技术实现思路
因此，本专利技术的目的在于提供一种可解决上述问题的时序比较器(timing comparator)、数据取样装置(data sampling apparatus)、以及测试装置。该目的可通过组合权利要求中独立项中所揭示的特征而实现。而且，从属项中规定了对本专利技术进一步有利的具体示例。为实现上述目的，在本专利技术第1形态下，本专利技术是根据选通信号而对数据信号进行取样的数据取样装置，并且具有多数段第1可变延迟元件，其以串联的方式连接，且以第1延迟量使数据信号依次延迟；多数段第2可变延迟元件，其以串联的方式连接，且以大于第1延迟量的第2延迟量使选通信号依次延迟；以及多数个时序比较器，其利用与各多数段第1可变延迟元件为相同段的第2可变延迟元件所延迟的选通信号，对各多数段第1可变延迟元件所延迟的各多数个数据信号进行取样。各多数个时序比较器包括动态D触发电路，其根据上述时序比较器所接收的选通信号，利用寄生电容将从第1可变延迟元件接收的数据信号锁存并进行输出；缓冲器，其使上述时序比较器所接收的选通信号延迟特定时间；以及D触发电路，其根据缓冲器所延迟的选通信号，将动态D触发电路所输出的输出信号锁存并进行输出。缓冲器亦可延迟D触发电路的设定时间以上的时间。动态D触发电路可包含第1类比开关，其根据上述时序比较器所接收的选通信号进行接通断开控制；第1反相器，其使通过第1类比开关的信号反转；第2类比开关，其连接于第1反相器的后段，且根据上述时序比较器所接收的选通信号而进行与第1类比开关的接通断开控制相反的接通断开控制；以及第2反相器，其使通过第2类比开关的信号反转。D触发电路可包含第3类比开关，其根据缓冲器所延迟的选通信号而进行接通断开控制；第3反相器，其使通过第3类比开关的信号反转；第4类比开关，其连接于第3反相器的后段，且根据缓冲器所延迟的选通信号而进行与第3类比开关的接通断开控制相反的接通断开控制；第4反相器，其使通过第4类比开关的信号反转；第5反相器，其使第3反相器中所输出的信号反转；第5类比开关，其连接于第5反相器的后段，且根据缓冲器所延迟的选通信号而进行与第3类比开关的接通断开控制相反的接通断开控制，并将通过的信号提供给到第3反相器；第6反相器，其使第4反相器中所输出的信号反转；以及第6类比开关，其连接于第6反相器的后段，且根据缓冲器所延迟的选通信号而进行与第4类比开关的接通断开控制相反的接通断开控制，并将通过的信号提供给到第4反相器。数据取样装置还可以包括多数段第3可变延迟元件，其具有与多数段第1可变延迟元件大致相同的延迟特性，且亦以串联的方式连接，使基准时钟信号依次延迟；第4可变延迟元件，其与多数段第3可变延迟元件以并联的方式连接，且使基准时钟信号延迟；相位比较器，其将多数段第3可变延迟元件所延迟的基准时钟信号的相位与第4可变延迟元件所延迟的基准时钟信号的相位进行比较；以及，第1延迟量控制部，其根据相位比较器的比较结果，而使多数段第3可变延迟元件所延迟的基准时钟信号的相位、以及多数段第1可变延迟元件所延迟的数据信号的相位，与第4可变延迟元件所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段第3可变延迟元件的延迟量、以及多数段第1可变延迟元件的延迟量进行控制。数据取样装置还可以包括多数段第5可变延迟元件，其具有与多数段第2可变延迟元件大致相同的延迟特性，并以串联的方式连接，且使基准时钟信号依次延迟；第6可变延迟元件，其与多数段第5可变延迟元件以并联的方式连接，且使基准时钟信号延迟；相位比较器，其将多数段第5可变延迟元件所延迟的基准时钟信号的相位与第6可变延迟元件所延迟的基准时钟信号的相位进行比较；以及，第2延迟量控制部，其根据相位比较器的比较结果，使多数段第5可变延迟元件所延迟的基准时钟信号的相位、以及多数段第2可变延迟元件所延迟的数据信号的相位，与第6可变延迟元件所延迟的基准时钟信号在进行特定循环之后的相位大致相等，以此方式对多数段第5可变延迟元件的延迟量、以及多数段第2可变延迟元件的延迟量进行控制。数据取样装置还可以包括信号特性检测部，其根据各多数个时序比较器的取样结果而对数据信号的相位进行检测。信号特性检测部中可具有多数个EOR电路，其将连续的2个时序比较器的2个取样结果作为一组，分别对多数个取样结果的组进行排他性逻辑和运算，多数个EOR电路中输出表示2个取样结果不同的逻辑值的EOR电路所对应的选通信号的时序作为数据信号的边缘进行检测。信号特性检测部还可以具有多数个计数器，其当各多数个时序比较器多次以各多数个选通信号的时序对多数个数据信号分别进行取样的动作，且各多数个EOR电路多次进行排他性逻辑和运算时，分别对各多数个EOR电路输出表示2个取样结果不同的逻辑值的次数进行计数，并且，该信号特性检测部可根据多数个计数器的计数值而对数据信号的抖动进行测定。根据本专利技术的第2形态，本专利技术是对被测试设备进行测试的测试装本文档来自技高网...

【技术保护点】
一种数据取样装置，适于根据选通信号对数据信号进行取样，其特征在于所述数据取样装置包括：多数段第１可变延迟元件，以串联的方式连接，且以第１延迟量依次延迟上述数据信号；　多数段第２可变延迟元件，以串联的方式连接，且以大于上述第１ 延迟量的第２延迟量依次延迟上述选通信号；以及多数个时序比较器，利用与各上述多数段第１可变延迟元件为相同段的上述第２可变延迟元件所延迟的上述选通信号，对于各上述多数段的第１可变延迟元件所延迟的各多数个上述数据信号进行取样；并且，　 　上述各多数个时序比较器包括：动态Ｄ触发电路，根据上述时序比较器所接收的上述选通信号，使用寄生电容将由上述第１可变延迟元件接收的上述数据信号锁存并且进行输出；缓冲器，将上述时序比较器所接收的上述选通信号延迟特定时间；以及 Ｄ触发电路，根据上述缓冲器所延迟的上述选通信号，将上述动态Ｄ触发电路所输出的输出信号锁存并进行输出。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：须田昌克，须藤训，冈安俊幸，
申请(专利权)人：爱德万测试株式会社，
类型：发明
国别省市：JP[日本]