半导体集成电路的测试方法和半导体集成电路技术

一种用于半导体集成电路的测试方法，包括多循环测试步骤和单循环测试步骤。在多循环测试步骤中，数据读出侧触发器按照时钟启动信号来保持数据，以测试多循环路径。在单循环测试步骤中，对于多循环路径无数据俘获。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有内建自测试的半导体集成电路的测试，并且更具体地，涉及具有多循环路径的电路的测试。
技术介绍
在具有多循环路径的半导体集成电路的常规测试中，允许扫描触发器(以下，缩写为“SFF”)用时钟启动信号来保持其值，以便俘获保持值。美国专利No.6,145,105(图3c、图4和图5d)描述具有多循环路径的半导体集成电路和为此的测试方法。图8是具有多循环路径的常规半导体集成电路的电路图，以及图9是该半导体集成电路的波形图。在该电路中，用如图7A至图7C所示的SFF实现俘获、保持和移位操作。例如，图7A的SFF 700包括选择器720，其与数据触发器(以下，缩写为“DFF”)710的数据输入D连接，和选择器730，其与选择器720连接。DFF 710具有时钟输入CK和数据输出Q。选择器720按照扫描启动信号se选择输入数据d或选择器730的输出信号733。选择器730按照时钟启动信号ce选择扫描输入信号si或DFF 710的输出信号713。用时钟启动信号ce的值确定DFF 710是操作移位还是保持。通过用时钟启动信号ce保持SFF的值，能使测试期间SFF的操作比实际操作中的时钟率慢。由图7A的SFF 700实现的以上操作也能由图7B的SFF 740和图7C的SFF 750实现。图7D说明图7A至图7C所示的SFF中的任何一个，以及图7E说明没接收时钟启动信号的SFF。参考图8的电路图和图9的波形图，将描述具有多循环路径的常规半导体集成电路的操作及其测试方法。在图8中，第一SFF 11具有数据输出q，从该数据输出q开始通过逻辑电路40向第二SFF 22的数据输入d以及第三SFF 31的数据输入d延伸路径。BIST控制器100包括控制器102，扫描启动发生部分103，时钟启动发生部分104，随机图形发生器(PRPG)105和数据压缩器(MISR)106。扫描启动发生部分103向SFF 11的终端se供给扫描启动信号se1，并且向SFF 22和31的终端se供给扫描启动信号se2。时钟启动发生部分104向SFF 11的终端ce供给时钟启动信号ce1。随机图形发生器105向SFF 11的扫描输入终端si供给一个信号si1，并且向SFF 22的扫描输入终端si供给一个信号si2。数据压缩器106分别在输入so1和so2接收SFF 11和31的输出q。SFF 11按照如图9波形所示的时钟启动信号ce1的值重复地操作移位和保持。在说明例子中，时钟启动信号ce1在时钟信号ck的每个循环经历Low和High。因此，使数据在各移位操作之后的一个时钟循环的期间得到保持。没接收时钟启动信号的SFF 22和31不保持数据。在SFF 11中，在时刻t0实行移位，在时刻t1出现保持，并且然后在时刻t2实行俘获。因此，在时刻t0的移位是在俘获之前的SFF 11的最后移位。在SFF 22和31中，在时刻t0实行移位，在时刻t1继续移位而不保持，并且在时刻t2实行俘获。因此，在时刻t1的移位是在俘获之前的SFF 22和31的最后移位。刚好在俘获之前在SFF 11的输出q的值是在时刻t0保持的值，并且在通过逻辑电路40从SFF 11接收数据的SFF 22和31中，在时刻t0之后的两个时钟，在时刻t2实行俘获。因而，在多循环定时执行从SFF 11到SFF 22和31通过逻辑电路40接收数据的路径的测试。这样，在移位期间并且刚好在俘获之前，通过使用时钟启动信号ce和扫描启动信号se，对SFF 11提供保持，使最后移位到俘获的时间长度延伸到大于一个时钟循环。然而，如上所述通过用时钟启动信号ce保持SFF 11的值，对于通过逻辑电路40从SFF 11的输出q到用于接收数据的SFF 22和31的数据输入d的全部路径，在多循环定时俘获数据。因此，在通过逻辑电路40从SFF 11的数据输出q到用于接收数据的SFF 22和31的路径之中，即使对于正常非多循环(单循环)路径，也在多循环定时俘获数据。例如，当通过逻辑电路40从SFF 11的数据输出q到SFF 22的输入d的路径在多循环定时正常操作时，同时通过逻辑电路40从SFF 11的数据输出q到SFF 31的输入d的路径在单循环定时正常操作，即使在单循环定时正常操作的到SFF 31的后者路径也将仅在多循环定时测试。结果，虽然多循环路径能在实际使用状态下测试，但是对于在单循环定时正常操作的路径，无实际操作速度校验可用。
技术实现思路
本专利技术的目的是提供一种半导体集成电路，其中对于在正常操作下包括多循环路径和单循环路径的逻辑电路，对于多循环路径能实行在多循环定时的实际操作校验，而对于单循环路径能实行在单循环定时的实际操作校验，以及一种用于这样半导体集成电路的测试方法。本专利技术的半导体集成电路的测试方法是一种用于具有多循环路径的半导体集成电路的测试方法。该半导体集成电路包括可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比系统时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在系统时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用时钟信号的边沿操作，并且从数据输出端使数据输出。该测试方法包括多循环测试步骤和单循环测试步骤。多循环测试步骤包括扫描步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入扫描链中的全部可扫描的存储元件；多循环保持步骤，以在俘获操作之前或在扫描步骤期间，保持第一存储元件中的数据，持续的循环数等于或大于从第一存储元件的数据输出端到第二存储元件的数据输入端所要求的多循环数；多循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且通过存储元件的数据输入端俘获逻辑电路对测试图形的响应；移出步骤，以将第一、第二和第三存储元件中每个的数据输入端与可扫描的存储元件中另一个的数据输出端连接，以限定扫描链，并且将数据从存储元件移出。单循环测试步骤包括扫描步骤；单循环俘获步骤，以将第一、第二和第三存储元件的数据输入端与逻辑电路连接，并且保持第二存储元件的数据，同时通过除第二存储元件之外的存储元件中的数据输入端，俘获逻辑电路对测试图形的响应；和移出步骤。可选择地，本专利技术的半导体集成电路的测试方法是一种用于具有多循环路径的半导体集成电路的测试方法。该半导体集成电路包括可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在比系统时钟率的一个循环长的多个循环中可操作的逻辑电路中的路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一存储元件相同的时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在系统时钟率的一个循环中可操作的逻辑电路中的单循环路径，在数据输入端接收从第一存储元件的数据输出端传播的数据，用与用于第一本文档来自技高网...

【技术保护点】
一种用于具有多循环路径的半导体集成电路的测试方法，所述半导体集成电路包括：可扫描的第一存储元件，用时钟信号的边沿操作，并且具有数据输入端和数据输出端；至少一个可扫描的第二存储元件，以通过在此系统时钟率的一个循环长的多个循环中 可操作的逻辑电路中的路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用所述时钟信号的边沿操作，并且从数据输出端使数据输出；和至少一个可扫描的第三存储元件，以通过在所述系统时钟率的一个循环中可操作的所述逻辑电路中的 单循环路径，在数据输入端接收从所述第一存储元件的所述数据输出端传播的数据，用所述时钟信号的边沿操作，并且从数据输出端使数据输出，所述测试方法包括多循环测试步骤和单循环测试步骤，所述多循环测试步骤包括：扫描步骤，以将所 述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使测试图形在测试时钟率下连续地移入所述扫描链中的全部所述可扫描的存储元件；多循环保持步骤，以在俘获操作之前或在所述 扫描步骤期间保持所述第一存储元件中的数据，持续的循环数等于或大于从所述第一存储元件的所述数据输出端到所述第二存储元件的所述数据输入端所要求的多个循环数；多循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连 接，并且通过所述存储元件的所述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和移出步骤，以将所述第一、第二和第三存储元件中每个的所述数据输入端与所述可扫描的存储元件中另一个的所述数据输出端连接，以限定扫描链，并且使数据从所述存储 元件移出，以及所述单循环测试步骤包括：所述扫描步骤；单循环俘获步骤，以将所述第一、第二和第三存储元件的所述数据输入端与所述逻辑电路连接，并且保持所述第二存储元件的数据，同时通过除所述第二存储元件之外的所述存储元件的所 述数据输入端，俘获所述逻辑电路对所述测试图形的响应；和所述移出步骤。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：市川修，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]