电子电路的测试制造技术

用于电子电路中的多个集成电路具有功能互连和专门的测试连接。集成电路接收和传送同步信息，比如从一个集成电路至另一集成电路地连续通过所述链的时钟信号。这允许高测试速度。优选地，同步信息与测试数据、测试结果和／或命令串行。优选地，通过经所述链传送的命令可以编程所述链中的连续集成电路之间的比特率。这样，不同的比特率可以在沿着所述链的不同位置处，以减小由沿着所述链的同步信号招致的延迟。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子电路的测试。美国专利No.5606566说明了一种使用IEEE1149.1测试标准的电路测试技术。该电路包括具有功能互连的多个集成电路，以在正常操作过程中在集成电路之间传送信号。通过使测试信号进入电路并观察电路如何响应测试数据来测试电路。例如，通过在集成电路的输出端处施加测试信号以及观察相应的响应信号是否到达集成电路的输入端来测试集成电路之间的互连。如US5606566中所述的IEEE1149.1标准限定了用于使测试信号进入电路以及读出来自电路的响应信号的测试接口。单比特位宽的移位结构用于这种用途。集成电路被连接在连续的集成电路链中。如果需要的话，每一集成电路具有耦合至所述链中的其前一集成电路的测试数据输入端，并且如果需要的话，还具有一个耦合至所述链中的其后一集成电路的测试数据输出端。此外，集成电路具有共同耦合的测试时钟和测试模式选择输入端。施加测试信号的连续位至所述链的测试数据输入端，并在所述链中从一个集成电路移位至下一个集成电路，直到从中输出测试信号以测试所述功能互连的那个集成电路。类似地，将响应信号从功能互连加载入集成电路中，并在所述链中将响应信号的连续位从一个集成电路移位至下一个集成电路，直到测试数据输出端。控制指令被类似地移位通过所述链。通过耦合至各集成电路的测试时钟输入端的中央时钟来同步移位、输出和加载，并通过耦合至各集成电路的测试模式选择输入端的模式选择信号对所述移位、输出和加载进行控制。模式选择信号控制测试接口如何行经该测试接口的状态图。IEEE1149.1标准基于访问速度和引脚/连接计数之间的折衷。每个集成电路仅需要两个测试数据引脚，并且仅需要一个用来连接至另一集成电路的测试数据连接。结果，由于数据和指令必须通过集成电路链，所以要花费较长的时间来写入或读出测试数据。已经提出各种技术以增加IEEE1149.1接口的访问速度。例如，US5606566就提出了使用并行的几个链。一种提高速度的方法当然是增加测试时钟的速度。但是存在对最大时钟速度的限制，不仅仅是在集成电路的最大内部速度方面，而且由于通过从中央时钟源至不同的集成电路的连接所引入的延迟之间的差异。这些延迟之间的差异被称作时钟偏斜(clock skew)。这些差异不应当超过时钟周期的长度。其中，本专利技术的一个目的是在电路的测试接口中实现高时钟速度。其中，本专利技术的一个目的是减小测试电路所需的时间。本专利技术提供一个依照权利要求1的系统。集成电路之间的所述链接用于将测试信息传送至不同的集成电路之间的测试功能互连。依照本专利技术，从一个集成电路至另一集成电路地将诸如测试时钟信号的同步信息传送通过所述链，所述同步信息确定何时由集成电路将测试数据输出到功能互连，以及确定何时由集成电路从功能互连捕获测试数据。这消除了由于测试同步信息和测试数据到达集成电路的延迟之间的差异而带来的问题。优选地，所述链中的全部集成电路通过所述链接收它们的同步信息(比如时钟信号)，但在不脱离本专利技术的情况下，可以添加另外的接收中央同步信息的集成电路，例如当这些另外的集成电路在所述链的前端时，所述中央同步信息来自测试器，或者对于所述链中的多个连续电路所述中央同步信息来自局部同步信息提供电路，其中从通过所述链接收的时钟信号导出所述局部同步信息。优选地，集成电路用与同步信息一起行进到所述链的输出端的测试结果来替代测试数据，所述测试数据初始地在所述链的输入端处与所述同步信息一起行进。这样，减小了执行测试需要的时间量。同样优选地，同步信息包括公用于所述链中的全部集成电路的状态选择信息。在这种情况中，将所述链中的集成电路中的每一个设置成步进通过一系列的状态，其中在同步信息的控制下，对于所述链中的全部集成电路可以没有区别地选择连续的状态。到达特定的状态会触发更新和捕获。为IEEE1149.1标准定义的状态图可以用于示例。这样，所述链中的全部集成电路能够灵活地适应状态序列。优选地，测试器耦合至所述链，以确保同步信息的更新速率较低，以使得在所述链中的第一集成电路接收引起捕获的同步信息之前，所述链中的全部集成电路都接收引起施加至功能互链的测试信号的更新的同步信息。测试器可以例如基于关于所述链中的集成电路的信息来确定所需要的延迟，但是优选地，测试器测量所述引起更新的同步是否已经到达所述链的末端，并仅在这种测量之后才传送引起更新的同步信息。优选地，通过相同的通信导体，在时间上串行地将同步信息与测试数据、测试结果和/或命令从一个集成电路传送至另一个集成电路。这样，为了测试用途必须提供最少的连接引脚，并避免不同的偏斜。优选地，在每一对集成电路之间使用一对引脚以传送作为不同信号的信息。这增加了最大的可能速度。此外，这令使用具有互相不同的电源电压的集成电路成为可能。在一个实施例中，集成电路接收和传送包括与测试数据、测试结果和/或命令在时间上串行的同步信息的连续字。集成电路将所接收的同步信息从所接收的字拷贝至所传送的字，并且在所传送的字中用在该集成电路中产生的测试数据、测试结果和/或命令的一个内部比特来替代所接收的字中的测试数据、测试结果和/或命令的一个所接收的比特。内部比特例如是测试数据的比特或来自已经行进通过该集成电路的较早的字的测试结果的比特或在集成电路中已经被捕获的测试结果的比特。这样，对于同步信息实现了最小传送延迟(并因此实现了最大的测试速度)，同时允许集成电路中对测试数据的处理。在另一个实施例中，至少一个集成电路包括通过壳(shell)连接至所述链的测试控制器电路，所述壳使得同步数据和测试数据、测试结果和/或命令的串行传送的比特好像是并行到达的。这样，诸如IEEE1149.1分接头控制器的传统的测试控制器可以与时钟信号的链式传送相结合。在另一实施例中，包括同步和测试数据的字包括用于所述链中的所选择的集成电路的编程信息的附加位置。例如，编程信息可以用于在n个字(例如n＝16)之后提供用于可编程存储器的写使能信号中的连续边沿，在所述n个字中已经提供了测试数据，所述测试数据用作必须被并行地写进存储器中的信息。在一个实施例中，所述各集成电路中的至少一部分允许对测试数据和同步信息的接收和传送的可编程的比特率。初始地将比特率设置为初始状态中的预定值。但在通过所述链接收的集成电路特定的命令的控制下重新编程比特率。待测电路中的集成电路可以具有不同的最大可能速度。基于待测电路，所述链中的连续的集成电路可以具有相同的最大可能速度或不同的最大可能速度。测试器具有关于所述链中的连续的集成电路以及它们的最大可能速度的信息。初始地，全部集成电路使用一个对于全部集成电路来说是可接受的预定比特率。之后测试器可在沿着所述链的不同点处将比特率设置为不同值，如连续的各集成电路对之间的最大允许的值。这样，最小化了由同步信息经历的延迟，从而最大化了测试速度。在一个实施例中，所述链中的所述集成电路的所述至少部分的集成电路中的每一个具有外部时钟输入端，所述外部时钟输入端用于从中央时钟初始钟控沿着所述链的数据传输，其中所有时钟输入端共同耦合到该中央时钟。在这种情况中，可以提供命令以切换到高得多的比特率下的同步信息(诸如时钟信号)的链式传送。在另一个实施例中，所述链的集成电路具有共同耦合至中央复位输入端的外部复位本文档来自技高网...

【技术保护点】
一种电子电路（１１），包括：－多个集成电路（１２、１４），每一个集成电路包括测试控制电路（１４２），其可以在测试模式和正常操作模式之间切换；－集成电路（１２、１４）之间的功能连接（１６）；－除功能连接（１６）之外的并 形成包括集成电路（１２、１４）的链的测试通信（１８、１１４６、１４８、１９）连接，集成电路（１２、１４）被设置成通过所述链从一个集成电路（１２、１４）至另一个集成电路连续地接收和传送测试数据、测试结果和／或命令以及同步信息，以用于定时到功能连接（１６）的测试数据的输出和来自功能连接（１６）的测试结果的捕获。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：RF舒特尔特，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]