半导体结构及其制造方法技术

本公开提供一种半导体结构及其制造方法。该半导体结构包括一半导体基底、一多层堆叠、一开关元件以及一空隙。该多层堆叠埋入在该半导体基底内。该多层堆叠包括一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，并且该第一蚀刻率和该第二蚀刻率不同。该开关元件设置在该半导体基底上方。在该多层堆叠内和该开关元件下方形成该空隙。该空隙被一介质电填充材料包围。

【技术实现步骤摘要】
半导体结构及其制造方法
本公开主张2019/05/22申请的美国正式申请案第16/419,479号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。本公开关于一种半导体结构及其制造方法，特别涉及具有不同蚀刻率的填充层嵌入在半导体基底内的一种半导体结构及其制造方法。
技术介绍
半导体元件对于许多现代应用至关重要。随着电子技术的进步，半导体元件变得越来越小，同时提供更大的功能并包括更多的集成电路。由于半导体元件的小型化，半导体结构包括绝缘体上硅(silicononInsulator，SOI)结构以增加隔离效果，因此可以减小寄生电容效应和提高切换速度。常规的半导体结构包括半导体基底、埋入在基底内的绝缘体层以及设置在绝缘体层和半导体基底上方的开关元件。但是，随着半导体元件变得越来越小，残留在半导体元件中的电容会导致电容干扰并且降低开关速度。上文的“现有技术”说明仅是提供
技术介绍
，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：/n一半导体基底；/n一多层堆叠，埋入在该半导体基底内，其中，该多层堆叠包括一第一填充层和在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同；/n一开关元件，设置在该半导体基底的上方；以及/n一空隙，形成在该多层堆叠内并且在该开关元件的下方，其中，该空隙被一介电质填充材料包围。/n

【技术特征摘要】
20190522 US 16/419,4791.一种半导体结构，包括：
一半导体基底；
一多层堆叠，埋入在该半导体基底内，其中，该多层堆叠包括一第一填充层和在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同；
一开关元件，设置在该半导体基底的上方；以及
一空隙，形成在该多层堆叠内并且在该开关元件的下方，其中，该空隙被一介电质填充材料包围。


2.如权利要求1所述的半导体结构，其中，该第二蚀刻率大于该第一蚀刻率。


3.如权利要求1所述的半导体结构，其中，该多层堆叠包括：
一第三填充层，设置在该第二填充层下方，其中，该第三填充层具有与该第二蚀刻率不同的一第三蚀刻率。


4.如权利要求3所述的半导体结构，其中，该第二蚀刻率大于该第三蚀刻率。


5.如权利要求1所述的半导体结构，其中，在该第二填充层的位置内形成该空隙。


6.如权利要求1所述的半导体结构，其中，该半导体基底包括：一底层基底以及设置在该底层基底上方的一外延层，其中，该多层堆叠埋入在该底层基底内，并且该外延层设置在该多层堆叠和该开关元件之间。


7.如权利要求6所述的半导体结构，还包括嵌入在该外延层内的一阱部，其中，该阱部设置在该开关元件的下方和在该空隙的上方。


8.如权利要求6所述的半导体结构，还包括：
一蚀刻停止层，设置在该外延层和该多层堆叠之间。


9.如权利要求1所述的半导体结构，还包括：
两个浅沟槽隔离部分，设置在该半导体基底内，其中，该开关元件横向地设置在该浅沟槽隔离部分之间；以及
两个深沟槽隔离部分，设置在该半导体基底内并分别在该浅沟槽隔离部分的下方，其中，该多层堆叠横向地设置在该深沟槽隔离部分之间。


10.如权利要求1所述的半导体结构，还包括：
一介电层，设置在该半导体基底上方并围绕该开关元件。


11.一种半导体结构的制造方法，包括：
在一半导体基底内形成一多层堆叠，其中该多层堆叠具有一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率...

【专利技术属性】
技术研发人员：卢立翰，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71