一种可集成功率半导体器件及制造方法技术

本发明专利技术提供一种可集成功率半导体器件及制造方法，能够在同一芯片上同时集成两类高压nLDMOS、一类高压pLDMOS、一类中压nLDMOS、一类中压pLDMOS以及低压NMOS、低压PMOS和低压NPN等半导体器件，各器件制作于P型衬底表面的P型外延层中，并通过P型外延层形成器件之间的自隔离；在中压器件下方的P型衬底和P型外延层之间具有N型埋层；本发明专利技术在器件的漂移区引入一个或多个第一型掺杂区和第二型掺杂区，该结构与传统RESURF结构相比，增加的掺杂区提供了额外的低阻导电路径，在保持高耐压的同时能够降低器件的导通电阻，并且体内第一型掺杂区和第二型掺杂区优化了器件的电流分布，增加了开态时的体内电流，提高了器件的可靠性，制造方法简单，工艺难度相对较低。

【技术实现步骤摘要】
一种可集成功率半导体器件及制造方法
本专利技术属于功率半导体器件
，具体涉及一种可集成功率半导体器件。
技术介绍
LDMOS器件常用于DC-DC和AC-DC等功率变换领域，具有较高的耐压和较低的导通电阻。通常来说，增加LDMOS的漂移区长度可以提高器件的击穿电压，但会导致器件芯片面积的增大和成本的上升，更加严重的是，器件的导通电阻也随着漂移区长度的增加而增大，而导通电阻的增大会使得器件的开关速度随之降低，同时也会导致器件的功耗急剧增加。在0.18μm及以下的小尺寸技术平台中常采用积累型的MOS管结构，并且使用STI隔离技术进行器件间的隔离，以及使用RESURF技术如SingleRESURF或DoubleRESURF技术缓解器件导通电阻和耐压的折衷关系。本专利技术针对DC-DC、AC-DC和DC-AC等功率变换领域，基于0.18μm及以下的小尺寸技术平台，通过在LDMOS的漂移区中引入一个或多个额外的第一型掺杂区和第二型掺杂区，进一步降低了器件的导通电阻值或提高了器件的耐压，此外还进行了电压扩展，使其可满足80V-200V不同电压等本文档来自技高网...

【技术保护点】
1.一种可集成功率半导体器件，其特征在于：包括集成于同一P型衬底(10)上的两类高压nLDMOS器件、一类高压pLDMOS器件、一类中压nLDMOS器件、一类中压pLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件；其特征在于：所述两类高压nLDMOS，一类高压pLDMOS，一类中压nLDMOS，一类中压pLDMOS以及低压NMOS，低压PMOS和低压NPN器件都制作于P型衬底(10)表面的P型外延层(11)中，并通过P型外延层(11)形成器件之间的自隔离；在中压nLDMOS器件下方的P型衬底(10)和P型外延层(11)之间具有第一N型埋层(15)，在中压pLDMOS器件下方的...

【技术特征摘要】
1.一种可集成功率半导体器件，其特征在于：包括集成于同一P型衬底(10)上的两类高压nLDMOS器件、一类高压pLDMOS器件、一类中压nLDMOS器件、一类中压pLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件；其特征在于：所述两类高压nLDMOS，一类高压pLDMOS，一类中压nLDMOS，一类中压pLDMOS以及低压NMOS，低压PMOS和低压NPN器件都制作于P型衬底(10)表面的P型外延层(11)中，并通过P型外延层(11)形成器件之间的自隔离；在中压nLDMOS器件下方的P型衬底(10)和P型外延层(11)之间具有第一N型埋层(15)，在中压pLDMOS器件下方的P型衬底(10)和P型外延层(11)之间具有第二N型埋层(16)；所述两类高压nLDMOS，一类高压pLDMOS，一类中压nLDMOS，一类中压pLDMOS均在漂移区引入一个或多个第一型掺杂区和第二型掺杂区。


2.根据权利要求1所述的一种可集成功率半导体器件，其特征在于：所述两类高压nLDMOS，一类高压pLDMOS，一类中压nLDMOS，一类中压pLDMOS在漂移区中引入一个或多个第一型掺杂区和第二型掺杂区。


3.根据权利要求1或2所述的一种可集成功率半导体器件，其特征在于：
所述第一类高压nLDMOS器件(1)做在P型衬底(10)上面的P型外延(11)中，第一型掺杂区(101)和第二型掺杂区(102)交替分布位于第一场氧化层(51)下、被第一N型深阱(21)包围；第二N+接触区(802)处于第一N型深阱(21)上端、第一场氧化层(51)右侧、被第一N型深阱(21)包围；第一N+接触区(801)和第一P+接触区(701)并排处于第一N型深阱(21)上端、被第一P型体区(31)包围；第一P型体区(31)位于第一N型深阱(21)中；第一多晶硅栅(61)处于第一栅氧化层(41)上并延伸至部分第一场氧化层(51)上方；
所述第二类高压nLDMOS器件(2)做在P型衬底(10)上面的P型外延(11)中，第一型掺杂区(101)和第二型掺杂区(102)交替分布位于第二场氧化层(52)下、被第二N型深阱(22)包围；第四N+接触区(804)处于第二N型深阱(22)上端、第二场氧化层(52)右侧、被第二N型深阱(22)包围；第三N+接触区(803)和第二P+接触区(702)并排处于第二N型深阱(22)上端、被第二P型体区(32)包围；第二P型体区(32)和第二N型深阱(22)相切；第二多晶硅栅(62)处于第二栅氧化层(42)上并延伸至部分第二场氧化层(52)上；
所述第一类高压pLDMOS器件(3)做在P型衬底(10)上面的P型外延(11)中，第一型掺杂区(101)和第二型掺杂区(102)交替分布位于第三场氧化层(53)下、被第一P型阱区(34)包围；第一P型阱区(34)位于第三N型深阱(23)中，将第三场氧化层(53)包围；第四P+接触区(704)处于第三场氧化层(53)右侧、被第一P型阱区(34)包围；第三P+接触区(703)和第五N+接触区(805)并排处于第三N型深阱(23)上端、被第一N型体区(37)包围；第一N型体区(37)位于第三N型深阱(23)中；第三多晶硅栅(63)处于第三栅氧化层(43)上并延伸至部分第三场氧化层(53)上；
所述第三类中压nLDMOS器件(4)做在P型衬底(10)上面的P型外延(11)中，第一型掺杂区(101)和第二型掺杂区(102)交替分布位于第四场氧化层(54)下、被第四N型深阱(24)包围；第四N型深阱(24)被第一P型深阱(27)分成左右两部分，且左右两边的第四N型深阱(24)与第一P型深阱(27)均相切；第七N+接触区(807)处于第四N型深阱(24)上端，并在两边的第四N型深阱(24)中均存在；第六N+接触区(806)和第五P+接触区(705)并排处于第四N型深阱(24)上端、被第三P型体区(33)包围；第三P型体区(33)位于第一P型深阱(27)中；第四多晶硅栅(64)处于第四栅氧化层(44)上并延伸至部分第四场氧化层(54)上；第一N型埋层(15)位于第一P型深阱(27)下方，与第一P型深阱(27)相切，并且和左右两边的第四N型深阱(24)共同将第一P型深阱(27)包围；
所述第二类中压pLDMOS器件(5)做在P型衬底(10)上面的P型外延(11)中，第一型掺杂区(101)和第二型掺杂区(102)交替分布位于第五场氧化层(55)下、被第二P型深阱(28)包围；第五N型深阱(25)被第二P型深阱(28)分成左右两部分，且左右两边的第五N型深阱(25)与第二P型深阱(28)均相切；第七P+接触区(707)处于第五场氧化层(55)右侧，被P第二型深阱(28)包围；第六P+接触区(706)和第八N+接触区(808)并排处于N型深阱第五(25)上端、被第二N型体区(38)包围，并且第八N+接触区(808)在两边的第五N型深阱(25)上端均存在；第二N型体区(38)位于左边的第五N型深阱(25)中；第五多晶硅栅(65)处于第五栅氧化层(45)上并延伸至部分第五场氧化层(55)上；第二N型埋层(16)位于第二P型深阱(28)下方，与第二P型深阱(28)相切，并且和左右两边的第四N型深阱(24)共同将第二P型深阱(28)包围；
所述低压NMOS器件(6)做在P型衬底(10)上面的P型外延(11)中，第十一N+接触区(810)处于第六栅氧化层(66)右端、被第二P型阱区(35)包围；第九N+接触区(809)和第八P+接触区(708)并排处于第六栅氧化层(46)左端、...

【专利技术属性】
技术研发人员：乔明，袁柳，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51