【技术实现步骤摘要】
集成电路及形成半导体结构的方法
本公开涉及一种半导体装置，且特别涉及一种具有环绕式栅极装置和平面装置的半导体装置。
技术介绍
垂直堆叠的环绕式栅极(gate-all-around，GAA)的水平纳米线(nanowire，NW)和纳米片(nanosheet，NS)装置是有希望的下一世代集成电路(IC)，因为它们具有良好的可控性栅极、低漏电和良好的可扩展性。GAANW装置和GAANS装置在其通道区域中分别具有多个垂直堆叠的线通道和片通道，它们被栅极介电层和栅极电极包裹。相邻的线通道或片通道之间的垂直空间限制了栅极介电层的厚度。因此，GAANW装置和GAANS装置可能不适用于某些需要厚栅极介电层的应用，例如输入/输出(I/O)功能。在这方面需要改进。
技术实现思路
本公开实施例提供一种集成电路。集成电路包括一基底、多个环绕式栅极纳米线晶体管在基底上、多个环绕式栅极纳米片晶体管在基底上以籍一第一平面装置在基底上。每一环绕式栅极纳米线晶体管具有垂直堆叠的多个纳米线通道、包裹纳米线通道的一第一栅极介电层以及包裹第一栅...
【技术保护点】
1.一种集成电路，包括：/n一基底；/n多个环绕式栅极纳米线晶体管，设置在基底上，其中每一环绕式栅极纳米线晶体管具有垂直堆叠的多个纳米线通道、包裹上述纳米线通道的一第一栅极介电层以及包裹上述第一栅极介电层的一第一栅极电极；/n多个环绕式栅极纳米片晶体管，设置在上述基底上，其中每一环绕式栅极纳米片晶体管具有垂直堆叠的多个纳米片通道、包裹上述纳米片通道的一第二栅极介电层以及包裹上述第二栅极介电层的一第二栅极电极；以及/n一第一平面装置，设置在上述基底上，其中上述第一平面装置具有一第一平面通道、在上述第一平面通道上的一第三栅极介电层以及在上述第三栅极介电层上的一第三栅极电极，/n...
【技术特征摘要】
20190424 US 16/393,1661.一种集成电路，包括：
一基底；
多个环绕式栅极纳米线晶体管，设置在基底上，其中每一环绕式栅极纳米线晶体管具有垂直堆叠的多个纳米线通道、包裹上述纳米线通道的一第一栅极介电层以及包裹上述第一栅极介电层的一第一栅极电极；
多个环绕式栅极纳米片晶体管，设置在上述基底上，其中每一环绕式栅极纳米片晶体管具有垂直堆叠的多个纳米片通道、包裹上述纳米片通道的一第二栅极介电层以及包裹上述第二栅极介电层的一第二栅极电极；以及
一第一平面装置，设置在上述基底上，其中上述第一平面装置具有一第一平面通道、在上述第一平面通道上的一第三栅极介电层以及在上述第三栅极介电层上的一第三栅极电极，
其中上述第一栅极介电层与上述第二栅极介电层具有相同厚度，且上述第三栅极介电层比上述第一栅极介电层和上述第二栅极介电层厚，
其中上述纳米线通道的一第一宽度是小于上述纳米片通道的一第二宽度，且上述第二宽度是小于上述第一平面通道的一第三宽度，
其中上述环绕式栅极纳米线晶体管以及上述环绕式栅极纳米片晶体管在上述集成电路的一核心区域中彼此相邻，以及上述第一平面装置是位于与上述核心区域分离的上述集成电路的一输入/输出区域中。
2.如权利要求1所述的集成电路，其中每一上述纳米线通道和上述纳米片通道的厚度在3nm至8nm的范围内、上述第一宽度在4nm至11nm的范围内、上述第二宽度在12nm至40nm的范围内以及上述第三宽度在60nm至3000nm的范围内。
3.如权利要求1所述的集成电路，还包括：
一第二平面装置，设置在上述核心区域中，其中上述第二平面装置具有一第二平面通道、在上述第二平面通道上方的一第四栅极介电层和在上述第四栅极介电层上方的一第四栅极电极，
其中上述第一栅极介电层、上述第二栅极介电层和上述第四栅极介电层具有相同的厚度，
其中上述第二平面装置与上述环绕式栅极纳米片晶体管和上述环绕式栅极纳米线晶体管的距离至少为上述环绕式栅极纳米片晶体管或是上述环绕式栅极纳米线晶体管的栅极间距的四倍，或是至少为上述环绕式栅极纳米片晶体管或是上述环绕式栅极纳米线晶体管的通道间距的四倍。
4.如权利要求3所述的集成电路，其中上述第二平面通道的一第四宽度是大于第二宽度，并且上述第二平面装置的栅极长度至少是上述环绕式栅极纳米线晶体管或上述环绕式栅极纳米片晶体管的栅极长度的两倍。
5.一种形成半导体结构的方法，包括：
接收一半导体基底，其中上述半导体基底具有一第一装置区域和与上述第一装置区域分开的一第二装置区域；
形成覆盖上述第二装置区域的一掩模；
当上...
【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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