一种BCD半导体器件制造技术

本发明专利技术提供一种集成有SG‑VDMOS的BCD半导体器件，能够在一块芯片上同时集成两类JFET、两类VDMOS、LIGBT、七类LDMOS、低压NMOS、低压PMOS、低压NPN、低压PNP及四类二极管等二十类半导体器件，将应用在模拟电路中的Bipolar器件、开关电路中的功率器件、逻辑电路中的CMOS器件等各类横纵向器件集成到一起，节约成本的同时极大提高芯片集成度。不同于传统器件结构，该发明专利技术集成包含了槽型JFET、槽栅LIGBT、槽栅VDMOS、快恢复二极管，所集成的SG‑VDMOS与常规VDMOS相比能有效降低栅漏电容，降低了开关损耗，提升了开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻，所述制造方法简单，工艺难度相对较低，构成的BCD器件可以用于消费电子、显示驱动等多种产品中。

【技术实现步骤摘要】
一种BCD半导体器件
本专利技术属于半导体功率器件
，尤其是一种BCD半导体器件。
技术介绍
功率集成IC被广泛应用在电源管理、电机驱动、汽车电子和工业控制等领域。BCD指的是将Bipolar、CMOS、DMOS等高压功率器件及各种电阻电容和二极管集成在同一芯片的工艺技术，具有低成本、易封装、易设计和外围芯片更简洁等特点，快速发展为功率IC领域的主流技术。BCD技术中的Bipolar双极晶体管具有高模拟精度主要用于模拟电路中，CMOS具有高集成度主要用于逻辑电路中，DMOS具有高功率(高电压)特性常用作开关作用。主要用作开关使用的DMOS是BCD工艺的核心器件，其功能要求器件具有高耐压的同时尽量小的比导通电阻，DMOS性能的好坏直接决定了芯片的驱动能力与面积，因此DMOS的设计是关键之一；此外，BCD技术中将不同功能的器件集成到一个芯片上，由于器件功能不同，因此所需要的工作环境也不一样，如何将不同器件进行隔离是BCD设计中的另一个关键之一。目前的技术方法是将DMOS的多晶硅栅分为控制栅和隔离栅分别引入，利用隔离栅来有效减少栅漏电容，从而降低开关损耗，提升开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻。
技术实现思路
本专利技术的目的是提供一种BCD半导体器件及其制造方法，能够在一块芯片上同时集成两类JFET、两类VDMOS、LIGBT、七类LDMOS、低压NMOS、低压PMOS、低压NPN、低压PNP及四类二极管等二十类半导体器件。不同于传统器件结构，该专利技术集成包含了槽型JFET、槽栅LIGBT、槽栅VDMOS、快恢复二极管，所集成的SG-VDMOS与常规VDMOS相比能有效降低栅漏电容，降低了开关损耗，提升了开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻，所述制造方法简单，工艺难度相对较低。为实现上述专利技术目的，本专利技术技术方案如下：一种BCD半导体器件，包括集成于同一芯片上的第一类JFET器件1，第一隔离结构204，第一类VDMOS器件2，第二隔离结构203，第二类VDMOS器件3，LIGBT器件4，第一类LDMOS器件5，第二类LDMOS器件6，第三类LDMOS器件7，第四类LDMOS器件8，第五类LDMOS器件9，第六类LDMOS器件10，第七类LDMOS器件11，第二类JFET器件12，低压NMOS器件13，低压PMOS器件14，低压PNP器件15，低压NPN器件16，第一类二极管17，第二类二极管18，第三类二极管19，第四类二极管20；所述第一类JFET器件1包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区18，超结条位于第一掺杂类型Buffer区18上表面，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及第三掺杂类型条511与第二掺杂类型外延层311，第一掺杂类型外延层512及第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第一掺杂类型外延层512上表面设置有第一重掺杂类型源区52，第二掺杂类型体区312上设置第十四类氧化层623，沟槽介质61上表面与第一电极101接触、其余表面被第十四类氧化层623包围，第一电极101覆盖第一类JFET器件1的上表面；所述第一类VDMOS器件2包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区18和超结条，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第二掺杂类型体区312内置第二重掺杂类型接触区32及第一重掺杂类型接触区52，介质层62覆盖了第一类栅氧化层610及部分第一重掺杂类型接触区52，第一类金属层102覆盖了介质层62及裸露的第一重掺杂类型接触区52及第二重掺杂类型接触区32上表面，槽栅的第一类栅氧化层610上表面与介质层62相切并向下延伸至第一掺杂类型条51中，第一类多晶硅控制栅701位于第一类栅氧化层610中的上部，并被第一类栅氧化层610包围，第一类多晶硅分离栅702位于第一类栅氧化层610中的下部，并被第一类栅氧化层610包围；第一类多晶硅控制栅701上表面深入第一重掺杂类型接触区52、下表面深入第三掺杂类型条511,第一类VDMOS最右侧的元胞2(n)为终端结构，第二类金属层103覆盖了介质层62及部分第二类多晶硅分离栅703上表面，第二类多晶硅分离栅703周围被第一类栅氧化层610包围；所述第一隔离结构204位于第一类JFET器件1最后一个元胞1(n)与第一类VDMOS器件第一个元胞2(1)之间，直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区18和位于第一掺杂类型Buffer区18上表面的超结条，其中超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及位于第一掺杂类型条51和第二掺杂类型条31上表面周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，位于第三掺杂类型条511与第二掺杂类型外延层311上表面的是第一掺杂类型外延层512及第二掺杂类型体区312，第二掺杂类型条31和第二掺杂类型外延层311组成的条状结构贯穿整个漂移区，属于第一隔离结构204的第二掺杂类型体区312上表面均覆盖有场氧化层86，场氧化层86覆盖了整个第一隔离结构204的上表面，介质层62覆盖了场氧化层86；所述第二类VDMOS器件3包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区18和超结条，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第二掺杂类型体区312内置第二重掺杂类型接触区32及第一重掺杂类型接触区52，介质层62覆盖了第一类栅氧化层610及部分第一重掺杂类型接触区52，第三类金属层104覆盖了介质层62及裸露的第一重掺杂类型接触区52及第二重掺杂类型接触区32上表面，槽栅的第一类栅氧化层610上表面与介质层62相切并向下延伸至第一掺杂类型条51中，第一类多晶硅控制栅701位于第一类栅氧化层610中的上部，并被第一类栅氧化层610包围，第一类多晶硅分离栅702位于第一类栅氧化层610中的下部，并被第一类栅氧化层610包围；第一类多晶硅控制栅701上表面伸入第一重掺杂类型接触区52、下表面伸入第三掺杂类型本文档来自技高网...

【技术保护点】
1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的第一类JFET器件(1)，第一隔离结构(204)，第一类VDMOS器件(2)，第二隔离结构(203)，第二类VDMOS器件(3)，LIGBT器件(4)，第一类LDMOS器件(5)，第二类LDMOS器件(6)，第三类LDMOS器件(7)，第四类LDMOS器件(8)，第五类LDMOS器件(9)，第六类LDMOS器件(10)，第七类LDMOS器件(11)，第二类JFET器件(12)，低压NMOS器件(13)，低压PMOS器件(14)，低压PNP器件(15)，低压NPN器件(16)，第一类二极管(17)，第二类二极管(18)，第三类二极管(19)，第四类二极管(20)；/n所述第一类JFET器件(1)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)，超结条位于第一掺杂类型Buffer区(18)上表面，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及第三掺杂类型条(511)与第二掺杂类型外延层(311)，第一掺杂类型外延层(512)及第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第一掺杂类型外延层(512)上表面设置有第一重掺杂类型源区(52)，第二掺杂类型体区(312)上设置第十四类氧化层(623)，沟槽介质(61)上表面与第一电极(101)接触、其余表面被第十四类氧化层(623)包围，第一电极(101)覆盖第一类JFET器件(1)的上表面；/n所述第一类VDMOS器件(2)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型体区(312)内置第二重掺杂类型接触区(32)及第一重掺杂类型接触区(52)，介质层(62)覆盖了第一类栅氧化层(610)及部分第一重掺杂类型接触区(52)，第一类金属层(102)覆盖了介质层(62)及裸露的第一重掺杂类型接触区(52)及第二重掺杂类型接触区(32)上表面，槽栅的第一类栅氧化层(610)上表面与介质层(62)相切并向下延伸至第一掺杂类型条(51)中，第一类多晶硅控制栅(701)位于第一类栅氧化层(610)中的上部，并被第一类栅氧化层(610)包围，第一类多晶硅分离栅(702)位于第一类栅氧化层(610)中的下部，并被第一类栅氧化层(610)包围；第一类多晶硅控制栅(701)上表面深入第一重掺杂类型接触区(52)、下表面深入第三掺杂类型条(511),第一类VDMOS最右侧的元胞2(n)为终端结构，第二类金属层(103)覆盖了介质层(62)及部分第二类多晶硅分离栅(703)上表面，第二类多晶硅分离栅(703)周围被第一类栅氧化层(610)包围；/n所述第一隔离结构(204)位于第一类JFET器件(1)最后一个元胞1(n)与第一类VDMOS器件第一个元胞2(1)之间，直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和位于第一掺杂类型Buffer区(18)上表面的超结条，其中超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及位于第一掺杂类型条(51)和第二掺杂类型条(31)上表面周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面的是第一掺杂类型外延层(512)及第二掺杂类型体区(312)，第二掺杂类型条(31)和第二掺杂类型外延层(311)组成的条状结构贯穿整个漂移区，属于第一隔离结构(204)的第二掺杂类型体区(312)上表面均覆盖有场氧化层(86)，场氧化层(86)覆盖了整个第一隔离结构(204)的上表面，介质层(62)覆盖了场氧化层(86)；/n所述第二类VDMOS器件(3)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及周期性排列的第三掺杂类...

【技术特征摘要】
1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的第一类JFET器件(1)，第一隔离结构(204)，第一类VDMOS器件(2)，第二隔离结构(203)，第二类VDMOS器件(3)，LIGBT器件(4)，第一类LDMOS器件(5)，第二类LDMOS器件(6)，第三类LDMOS器件(7)，第四类LDMOS器件(8)，第五类LDMOS器件(9)，第六类LDMOS器件(10)，第七类LDMOS器件(11)，第二类JFET器件(12)，低压NMOS器件(13)，低压PMOS器件(14)，低压PNP器件(15)，低压NPN器件(16)，第一类二极管(17)，第二类二极管(18)，第三类二极管(19)，第四类二极管(20)；
所述第一类JFET器件(1)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)，超结条位于第一掺杂类型Buffer区(18)上表面，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及第三掺杂类型条(511)与第二掺杂类型外延层(311)，第一掺杂类型外延层(512)及第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第一掺杂类型外延层(512)上表面设置有第一重掺杂类型源区(52)，第二掺杂类型体区(312)上设置第十四类氧化层(623)，沟槽介质(61)上表面与第一电极(101)接触、其余表面被第十四类氧化层(623)包围，第一电极(101)覆盖第一类JFET器件(1)的上表面；
所述第一类VDMOS器件(2)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型体区(312)内置第二重掺杂类型接触区(32)及第一重掺杂类型接触区(52)，介质层(62)覆盖了第一类栅氧化层(610)及部分第一重掺杂类型接触区(52)，第一类金属层(102)覆盖了介质层(62)及裸露的第一重掺杂类型接触区(52)及第二重掺杂类型接触区(32)上表面，槽栅的第一类栅氧化层(610)上表面与介质层(62)相切并向下延伸至第一掺杂类型条(51)中，第一类多晶硅控制栅(701)位于第一类栅氧化层(610)中的上部，并被第一类栅氧化层(610)包围，第一类多晶硅分离栅(702)位于第一类栅氧化层(610)中的下部，并被第一类栅氧化层(610)包围；第一类多晶硅控制栅(701)上表面深入第一重掺杂类型接触区(52)、下表面深入第三掺杂类型条(511),第一类VDMOS最右侧的元胞2(n)为终端结构，第二类金属层(103)覆盖了介质层(62)及部分第二类多晶硅分离栅(703)上表面，第二类多晶硅分离栅(703)周围被第一类栅氧化层(610)包围；
所述第一隔离结构(204)位于第一类JFET器件(1)最后一个元胞1(n)与第一类VDMOS器件第一个元胞2(1)之间，直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和位于第一掺杂类型Buffer区(18)上表面的超结条，其中超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及位于第一掺杂类型条(51)和第二掺杂类型条(31)上表面周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面的是第一掺杂类型外延层(512)及第二掺杂类型体区(312)，第二掺杂类型条(31)和第二掺杂类型外延层(311)组成的条状结构贯穿整个漂移区，属于第一隔离结构(204)的第二掺杂类型体区(312)上表面均覆盖有场氧化层(86)，场氧化层(86)覆盖了整个第一隔离结构(204)的上表面，介质层(62)覆盖了场氧化层(86)；
所述第二类VDMOS器件(3)包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)、及周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)，第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型体区(312)内置第二重掺杂类型接触区(32)及第一重掺杂类型接触区(52)，介质层(62)覆盖了第一类栅氧化层(610)及部分第一重掺杂类型接触区(52)，第三类金属层(104)覆盖了介质层(62)及裸露的第一重掺杂类型接触区(52)及第二重掺杂类型接触区(32)上表面，槽栅的第一类栅氧化层(610)上表面与介质层(62)相切并向下延伸至第一掺杂类型条(51)中，第一类多晶硅控制栅(701)位于第一类栅氧化层(610)中的上部，并被第一类栅氧化层(610)包围，第一类多晶硅分离栅(702)位于第一类栅氧化层(610)中的下部，并被第一类栅氧化层(610)包围；第一类多晶硅控制栅(701)上表面伸入第一重掺杂类型接触区(52)、下表面伸入第三掺杂类型条(511)；耗尽型沟道(543)分布在第一类栅氧化层(610)两侧，纵向连通了第一重掺杂类型接触区(52)以及第三掺杂类型条(511)；
所述第二隔离结构(203)位于第一类VDMOS器件(2)最后一个终端元胞2(n)与第二类VDMOS器件(3)第一个元胞3(1)之间，直接做在第一掺杂类型衬底(85)上，第一掺杂类型衬底(85)下方是高压漏极金属(100)，漂移区包括底部的第一掺杂类型Buffer区(18)和超结条，超结条包括周期性交替排列的第一掺杂类型条(51)和第二掺杂类型条(31)，第一掺杂类型条(51)和第二掺杂类型条(31)并列位于第一掺杂类型Buffer区(18)上表面，周期性排列的第三掺杂类型条(511)与第二掺杂类型外延层(311)位于第一掺杂类型条(51)和第二掺杂类型条(31)上表面，第一掺杂类型外延层(512)与第二掺杂类型体区(312)位于第三掺杂类型条(511)与第二掺杂类型外延层(311)上表面，第二掺杂类型条(31)和第二掺杂类型外延层(311)组成的条状结构贯穿整个漂移区，属于第二隔离结构(203)的第二掺杂类型体区(312)和第一掺杂类型外延层(512)上表面均覆盖有场氧化层(86)，场氧化层(86)覆盖了整个第二隔离结构(203)的上表面，介质层(62)覆盖了场氧化层(86)；
第二类VDMOS器件(3)最后一个元胞3(n)右侧依次为LIGBT器件(4)、第一类LDMOS器件(5)、第二类LDMOS器件(6)、第三类LDMOS器件(7)、第四类LDMOS器件(8)、第五类LDMOS器件(9)、第六类LDMOS器件(10)、第七类LDMOS器件(11)、第二类JFET器件(12)、低压NMOS器件(13)、低压PMOS器件(14)、低压PNP(15)、低压NPN器件(16)、二极管(17)；第二类VDMOS器件(3)最后一个元胞3(n)右侧的上述器件均位于第二掺杂类型外延层(311)中，第二掺杂类型外延层(311)位于交替周期排列的第一掺杂类型条(51)和第二掺杂类型条(31)上表面，隔离条(21)及隔离条(21)上表面的场氧化层(86)、覆盖于场氧化层(86)上表面的介质层(62)三部分构成隔离条结构，所述隔离条结构将位于第二掺杂类型外延层(311)中的LIGBT器件(4)、第一类LDMOS器件(5)、第二类LDMOS器件(6)、第三类LDMOS器件(7)、第四类LDMOS器件(8)、第五类LDMOS器件(9)、第六类LDMOS器件(10)、第七类LDMOS器件(11)、第二类JFET器件(12)、低压NMOS器件(13)、低压PMOS器件(14)、低压PNP(15)、低压NPN器件(16)、第一类二极管(17)、第二类二极管(18)、第三类二极管(19)、第四类二极管(20)相互隔开；
所述LIGBT器件(4)位于第二类VDMOS器件(3)最后一个元胞3(n)右侧的两个相邻所述隔离条结构之间，第一掺杂类型埋层(500)位于第二掺杂类型外延层(311)部分上表面，第一掺杂类型外延层(512)位于相邻的两个隔离条(21)之间的第一掺杂类型埋层(500)上方，第一掺杂类型外延层(512)左侧设置有第二掺杂类型阱区(320)；第二掺杂类型阱区(320)靠近上表面处设置有相切的第一重掺杂类型接触区(52)与第二重掺杂类型接触区(32)；第一掺杂类型外延层(512)右侧设置有第一掺杂类型第一阱区(520)；第一掺杂类型第一阱区(520)正中间靠近上表面处设置有第二重掺杂类型接触区(32)；第一掺杂类型外延层(512)部分上表面设置有场氧化层(86)；第三类栅氧化层(612)位于所述隔离条结构与第二掺杂类型阱区(320)之间，且与第二掺杂类型阱区(320)左边界相切；第三类多晶硅(72)位于第三类栅氧化层(612)之内，其被第三类栅氧化层(612)包围；第三类栅氧化层(612)上表面、场氧化层(86)上表面处均覆盖有介质层(62)，第一类发射极金属(105)覆盖了部分第一重掺杂类型接触区(52)与部分第二重掺杂类型接触区(32)上表面，第一掺杂类型第一阱区(520)正中间靠近上表面处的第二重掺杂类型接触区(32)上表面覆盖有第一类集电极金属(106)；
所述第一类LDMOS器件(5)位于LIGBT器件(4)右侧，并通过隔离条结构与相邻的LIGBT器件(4)隔开；所述第一类LDMOS器件(5)位于第二掺杂类型外延层(311)中，位于第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第一埋层(501)，相邻的两个隔离条(21)之间的第一掺杂类型第一埋层(501)上方是第一掺杂类型外延层(512)，第一掺杂类型外延层(512)上表面处设置有第二掺杂类型第一深阱区(301)，第二掺杂类型第一深阱区(301)左侧设置有第一掺杂类型第二阱区(521)，位于第一掺杂类型第二阱区(521)正下方与之相切的是第一掺杂类型降场层(550)，第一掺杂类型第二阱区(521)靠近上表面处设置有第一重掺杂类型接触区(52)、及与第一重掺杂类型接触区(52)相切的第二重掺杂类型接触区(32)；第二掺杂类型第一深阱区(301)右侧上表面处设置有第二重掺杂类型接触区(32)，第二掺杂类型第一深阱区(301)上表面处设置有部分场氧化层(86)，第二掺杂类型第一深阱区(301)上表面的场氧化层(86)与第一掺杂类型第二阱区(521)之间有间隔，第四类栅氧化层(613)连接了位于第一掺杂类型第二阱区(521)上表面处的第二重掺杂类型接触区(32)与场氧化层(86)左边界，所述第四类栅氧化层(613)相切于第二重掺杂类型接触区(32)右边界，第四类栅氧化层(613)上表面处覆盖有第四类多晶硅层(73)，所述第四类多晶硅层(73)左端与第四类栅氧化层(613)相切或者不延伸至第四类栅氧化层(613)的左边界，第四类多晶硅层(73)左端覆盖或相切于第二掺杂类型接触区(32)右边界，所述第四类多晶硅层(73)右侧覆盖部分场氧化层(86)；第四类栅氧化层(613)裸露的部分，第四类多晶硅层(73)上表面，场氧化层(86)裸露的上表面处均覆盖有介质层(62)，位于第一掺杂类型第二阱区(521)上表面处的第一重掺杂类型接触区(52)与部分第二重掺杂类型接触区(32)上表面处覆盖有第二类源极金属(107)，第二掺杂类型第一深阱区(301)右侧靠近上表面处的第二重掺杂类型源区(32)上表面覆盖有第二类漏极金属(108)；
所述第二类LDMOS器件(6)通过隔离条结构与相邻的第一类LDMOS器件(5)隔开；所述第二类LDMOS器件(6)在第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第二埋层(502)，第一掺杂类型外延层(512)位于第一掺杂类型第二埋层(502)上方，第二掺杂类型第一埋层(401)位于第一掺杂类型第二埋层(502)正上方处，第一掺杂类型外延层(512)左侧上部设置有第二掺杂类型第一阱区(321)，第二掺杂类型第二降场层(42)位于第二掺杂类型第一阱区(321)正下方并与第二掺杂类型第一阱区(321)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第三阱区(522)并在其中靠近上表面处设置有第一重掺杂类型接触区(52)，第一掺杂类型外延层(512)正上方处设置有场氧化层(86)，第一掺杂类型外延层(512)正上方的场氧化层(86)与第二掺杂类型第一阱区(321)之间有间隔，第五类栅氧化层(614)连接了位于第二掺杂类型第一阱区(321)上表面处的第一重掺杂类型源区(52)与场氧化层(86)左边界，所述第五类栅氧化层(614)厚度大于第一类LDMOS器件(5)的第四类栅氧化层(613)，所述第五类栅氧化层(614)左端部分覆盖或相切于第一重掺杂类型接触区(52)右边界，第五类栅氧化层(614)上表面处覆盖有第五类多晶硅层(74)，所述第五类多晶硅层(74)左侧相切或者未延伸至第五类栅氧化层(614)的左边界，且覆盖或相切于第一重掺杂类型接触区(52)右边界，所述第五类多晶硅层(74)右端覆盖部分场氧化层(86)，介质层(62)覆盖第五类栅氧化层(614)裸露的部分、第五类多晶硅层(74)上表面、场氧化层(86)裸露的上表面，第三类源极金属(109)覆盖第二掺杂类型第一阱区(321)内的第一重掺杂类型接触区(52)的部分上表面及与第一重掺杂类型接触区(52)左侧相切的第二重掺杂类型接触区(32)的上表面，第三类漏极金属(111)覆盖右侧的第一重掺杂类型接触区(52)，第一类场板电极金属(110)部分覆盖了右侧的第五类多晶硅层(74)上表面；
所述第三类LDMOS器件(7)通过隔离条结构与相邻的第二类LDMOS器件(6)隔开，所述第三类N沟道LDMOS器件(7)在第二掺杂类型外延层(311)部分上表面设置了第一掺杂类型第三埋层(503)，第一掺杂类型外延层(512)位于第一掺杂类型第三埋层(503)上方，第一掺杂类型外延层(512)正上方处设置有场氧化层(86)，第一掺杂类型外延层(512)左侧设置有第二掺杂类型第二阱区(322)，第二掺杂类型第三降场层(43)位于第二掺杂类型第二阱区(322)正下方并与第二掺杂类型第二阱区(322)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第四阱区(523)并在第一掺杂类型第四阱区(523)内部靠近上表面处设置有第一重掺杂类型接触区(52)；第一掺杂类型外延层(512)上方的场氧化层(86)与第二掺杂类型第二阱区(322)之间设有间隔，第六类栅氧化层(615)连接了位于第二掺杂类型第二阱区(322)上表面处的第一重掺杂类型接触区(52)与场氧化层(86)左边界，所述第六类栅氧化层(615)左端部分覆盖或相切于第一重掺杂类型接触区(52)右边界，第六类栅氧化层(615)上表面覆盖有第六类多晶硅层(75)，所述第六类多晶硅层(75)左端相切或者未延伸至第六类栅氧化层(615)的左边界，且覆盖或相切于第一重掺杂类型接触区(52)右边界，所述第六类多晶硅层(75)右侧覆盖部分场氧化层(86)；介质层(62)覆盖了第六类栅氧化层(615)裸露的部分、第六类多晶硅层(75)上表面、场氧化层(86)裸露的上表面，第四类源极金属(112)覆盖左侧的部分第一重掺杂类型接触区(52)与二重掺杂类型接触区(32)上表面，第四类漏极金属(114)覆盖右侧的第一重掺杂类型接触区(52)，第二类场板电极金属(113)覆盖了右侧的第六类多晶硅层(75)的部分上表面；
所述第四类LDMOS器件(8)通过隔离条结构与相邻的第三类LDMOS器件(7)隔开，所述第四类LDMOS器件(8)在第二掺杂类型外延层(311)部分上表面处设置有第一掺杂类型第四埋层(504)，第一掺杂类型外延层(512)位于第一掺杂类型第四埋层(504)上方，第一掺杂类型外延层(512)正上方处设置有第二掺杂类型top层(402)，第二掺杂类型top层(402)上方设置有场氧化层(86)，第一掺杂类型外延层(512)左侧设置有第二掺杂类型第三阱区(323)，第二掺杂类型第四降场层(44)位于第二掺杂类型第三阱区(323)正下方并与第二掺杂类型第三阱区(323)相切，第一掺杂类型外延层(512)右侧设置有第一掺杂类型第五阱区(524)并在第一掺杂类型第五阱区(524)内部靠近上表面处设置有第一重掺杂类型接触区(52)；第二掺杂类型top层(402)上方的场氧化层(86)与第二掺杂类型第三阱区(323)之间设有间隔，第七类栅氧化层(616)连接了位于第二掺杂类型第三阱区(323)上表面处的第一重掺杂类型接触区(52)与场氧化层(86)左边界，所述第七类栅氧化层(616)左端部分覆盖或相切于第一重掺杂类型接触区(52)右边界，第七类栅氧化层(616)上表面处覆盖有第七类多晶硅层(76)，所述第七类多晶硅层(76...

【专利技术属性】
技术研发人员：乔明，张书豪，李怡，袁章亦安，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51