电容耦合的电平移位器及相关的系统技术方案

本公开的实施例涉及电容耦合的电平移位器及相关的系统。一种电容耦合的电平移位器，包括：输入，具有正输入端子和负输入端子，该输入被配置成在第一电压域中接收调制信号；比较器电路，被配置成将调制信号移位到高于第一电压域的第二电压域；以及电容性分压器电路，包括将输入的正输入端子耦合到比较器电路的正输入端子的第一电容性分压器支路，并且包括将输入的负输入端子耦合到比较器电路的负输入端子的第二电容性分压器支路。第一电容性分压器支路和第二电容性分压器支路对称，以便抵消调制信号的共模电压。还描述了一种包括该电容耦合的电平移位器的电平移位器系统。

Capacitance coupled level shifter and related systems

【技术实现步骤摘要】
电容耦合的电平移位器及相关的系统
技术介绍
电平移位器用在需要在不同电压域之间对接的应用中。电平移位器可以是全摆幅的或浮动的，这可以通过电压域是否共享公用接地电位来进行区分。浮动电平移位器用于将控制信号的电位从由低电压电源轨电源的电路移位到具有浮动电源和接地轨的电路的电位。浮动电平移位器通常用在栅极驱动器中，以驱动诸如DC-DC转换器、生物医学换能器驱动器、D类音频放大器、MEMS、LCD驱动器、高电压电荷泵、开关电容器电源等的应用中的功率输出级。虽然栅极驱动器通常暴露于相对较低的电压，但是电平移位器和可能的其他组件(诸如，自举开关或二极管)必须使用高电压组件，即可以承受整个输入电压范围的组件。如果高电压范围高于单个组件的最大允许电压，但仍在技术能力范围内，则也可以使用级联方法。有多种方式来实施高电压电平移位器，诸如级联高电压器件、基于变压器的电平移位和基于电容的电平移位。级联方法由于器件的堆叠而趋于较慢，器件通常是高电压的，并且因此消耗布局面积、降低(速度)性能并且需要精确的寄生建模和提取。对于诸如全桥、半桥、非隔离降压拓扑等的高速栅极驱动器应用(其中高共模抑制对于确保可靠的输出信号至关重要)，基于变压器和电容的电平移位解决方案的主要优势在于它们是动态驱动的。由于电感器和电容器会阻挡信号的任何DC分量，因此控制信号被转换成驱动变压器或电容器的单端或差分的脉冲序列。因此，静态控制输入信号被转换成连续的脉冲序列，该连续的脉冲序列刷新栅极驱动器的级，以防止由于噪声引起的误触发。重复率由如切换频率和占空比的应用条件定义，并且可以转换为亚纳秒级要求。这又意味着高电流消耗。因此，需要改进的电平移位器设计。
技术实现思路
根据电容耦合的电平转换器的一个实施例，电容耦合的电平移位器包括：输入，具有正输入端子和负输入端子，输入被配置成在第一电压域中接收调制信号；比较器电路，被配置成将调制信号移位到高于第一电压域的第二电压域；以及电容性分压器电路，包括将输入的正输入端子耦合到比较器电路的正输入端子的第一电容性分压器支路，并且包括将输入的负输入端子耦合到比较器电路的负输入端子的第二电容性分压器支路，第一电容性分压器支路和第二电容性分压器支路对称，以便抵消调制信号的共模电压。在一个实施例中，第一电容性分压器支路包括：第一电容器，将输入的正输入端子耦合到比较器电路的正输入端子；第二电容器，将用于比较器电路的电压供给耦合到比较器电路的正输入端子；以及第三电容器，将开关电压节点耦合到比较器电路的正输入端子，并且第二电容性分压器支路包括：第四电容器，将输入的负输入端子耦合到比较器电路的负输入端子；第五电容器，将用于比较器电路的电压供给耦合到比较器电路的负输入端子；以及第六电容器，将开关电压节点耦合到比较器电路的负输入端子。单独地或组合地，电容耦合的电平移位器还可以包括电阻器梯，该电阻器梯连接在用于比较器电路的电压供给与开关电压节点之间。电阻器梯可以包括串联连接的第一电阻器、第二电阻器和第三电阻器，第一电阻器可以电连接在用于比较器电路的电压供给与第二电阻器的第一端子之间，第三电阻器可以电连接在开关电压节点与第二电阻器的第二端子之间，第二电阻器的第一端子可以电连接到比较器电路的负输入端子，并且第二电阻器的第二端子可以电连接到比较器电路的正输入端子。第一电阻器和第三电阻器可以近似相等，并且第二电阻器可以小于第一电阻器和第三电阻器。单独地或组合地，输入还可以具有基准端子，电容性分压器电路可以包括第三电容性分压器支路，该第三电容性分压器支路将该输入的基准端子耦合到比较器电路的共模基准端子，并且在输入的正输入端子与输入的基准端子之间，以及在输入的负输入端子与输入的基准端子之间，调制信号可以是单端的。单独地或组合地，电容耦合的电平移位器还可以包括：第一电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间；第二电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间；以及第三电阻器梯，连接在用于比较器电路的电压供给与开关电压节点之间。第一电阻器梯可以包括串联连接的第一电阻器、第二电阻器和第三电阻器。第一电阻器可以电连接在用于比较器电路的电压供给与第二电阻器的第一端子之间。第三电阻器可以电连接在开关电压节点与第二电阻器的第二端子之间。第二电阻器的第二端子可以电连接到比较器电路的共模基准端子。第二电阻器梯可以包括串联连接的第四电阻器和第五电阻器。第四电阻器可以电连接在用于比较器电路的电压供给与第五电阻器的第一端子之间。第五电阻器的第二端子可以电连接到开关电压节点。第五电阻器的第一端子可以电连接到比较器电路的负输入端子。第三电阻器梯可以包括串联连接的第六电阻器和第七电阻器。第六电阻器可以电连接在用于比较器电路的电压供给与第七电阻器的第一端子之间。第七电阻器的第二端子可以电连接到开关电压节点。第七电阻器的第一端子可以电连接到比较器电路的正输入端子。单独地或组合地，根据权利要求1的电容耦合的电平移位器还可以包括电阻器梯，该电阻器梯被配置成将比较器电路的正输入和负输入的DC偏置点固定。单独地或组合地，比较器电路可以包括：差分晶体管对，被配置成在第二电压域中输出调制信号的放大版本；以及转换器电路，被配置成将调制信号的放大版本转换为轨到轨数字输出信号，该轨到轨数字输出信号是数字控制信号在第二电压域中的副本，在第一电压域中从该数字控制信号生成调制信号。单独地或组合地，电容耦合的电平移位器还可以包括速度提升器电路，速度提升器电路被配置成增加转换器电路的增益。速度提升器电路可以包括：PMOS电流源，与NMOS开关串联电连接在用于比较器电路的电压供给与开关电压节点之间；以及PMOS开关，被配置成基于由转换器电路提供的轨到轨数字输出信号的状态，来启用或禁用转换器电路的PMOS电流源。单独地或组合地，电容耦合的电平移位器的电压迟滞可以大于比较器电路的6σsigma等效输入偏移并且小于输入到比较器电路的调制信号，其中调制信号的共模电压被抵消。单独地或组合地，在输入的正输入端子与负输入端子之间可以不提供基准端子，在比较器电路的正输入端子与负输入端子之间可以不提供共模基准端子，并且在输入的正输入端子与输入的负输入端子之间，调制信号可以是差分的。单独地或组合地，电容耦合的电平移位器还可以包括被配置成增加转换器电路的增益的速度提升器电路，比较器电路可以包括：差分晶体管对，被配置成在第二电压域中输出调制信号的放大版本；以及第一PMOS电流源，电连接到由差分晶体管对的正输出驱动的第一NMOS开关，并且电连接到由差分晶体管对的负输出驱动的第二NMOS开关，并且速度提升器电路可以包括：第二PMOS电流源，与由差分晶体管对的正输出驱动的第三NMOS开关串联电连接；以及PMOS开关，被配置成基于由转换器电路提供的轨到轨数字输出信号的状态，来启用或禁用第一PMOS电流源。单独地或组合地，可以在输入的正输入端子与负输入端子之间提供基准端子，可以在比较器电路的正输入端子与负输入端子之间提供共模基准端子，并且在输入的正本文档来自技高网...

【技术保护点】
1.一种电容耦合的电平移位器，包括：/n输入，具有正输入端子和负输入端子，所述输入被配置成在第一电压域中接收调制信号；/n比较器电路，被配置成将所述调制信号移位到高于所述第一电压域的第二电压域；以及/n电容性分压器电路，包括将所述输入的所述正输入端子耦合到所述比较器电路的正输入端子的第一电容性分压器支路，并且包括将所述输入的所述负输入端子耦合到所述比较器电路的负输入端子的第二电容性分压器支路，所述第一电容性分压器支路和所述第二电容性分压器支路对称，以便抵消所述调制信号的共模电压。/n

【技术特征摘要】
20190513 US 16/410,1711.一种电容耦合的电平移位器，包括：
输入，具有正输入端子和负输入端子，所述输入被配置成在第一电压域中接收调制信号；
比较器电路，被配置成将所述调制信号移位到高于所述第一电压域的第二电压域；以及
电容性分压器电路，包括将所述输入的所述正输入端子耦合到所述比较器电路的正输入端子的第一电容性分压器支路，并且包括将所述输入的所述负输入端子耦合到所述比较器电路的负输入端子的第二电容性分压器支路，所述第一电容性分压器支路和所述第二电容性分压器支路对称，以便抵消所述调制信号的共模电压。


2.根据权利要求1所述的电容耦合的电平移位器，其中所述第一电容性分压器支路包括：
第一电容器，将所述输入的所述正输入端子耦合到所述比较器电路的所述正输入端子；
第二电容器，将用于所述比较器电路的电压供给耦合到所述比较器电路的所述正输入端子；以及
第三电容器，将开关电压节点耦合到所述比较器电路的所述正输入端子，并且
其中所述第二电容性分压器支路包括：
第四电容器，将所述输入的所述负输入端子耦合到所述比较器电路的所述负输入端子；
第五电容器，将用于所述比较器电路的所述电压供给耦合到所述比较器电路的所述负输入端子；以及
第六电容器，将所述开关电压节点耦合到所述比较器电路的所述负输入端子。


3.根据权利要求2所述的电容耦合的电平移位器，还包括电阻器梯，所述电阻器梯连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间。


4.根据权利要求3所述的电容耦合的电平移位器，其中所述电阻器梯包括串联连接的第一电阻器、第二电阻器和第三电阻器，其中所述第一电阻器电连接在用于所述比较器电路的所述电压供给与所述第二电阻器的第一端子之间，其中所述第三电阻器电连接在所述开关电压节点与所述第二电阻器的第二端子之间，其中所述第二电阻器的所述第一端子电连接到所述比较器电路的所述负输入端子，并且其中所述第二电阻器的所述第二端子电连接到所述比较器电路的正输入端子。


5.根据权利要求4所述的电容耦合的电平移位器，其中所述第一电阻器和所述第三电阻器近似相等，并且其中所述第二电阻器小于所述第一电阻器和所述第三电阻器。


6.根据权利要求2所述的电容耦合的电平移位器，其中所述输入还具有基准端子，其中所述电容性分压器电路包括第三电容性分压器支路，所述第三电容性分压器支路将所述输入的所述基准端子耦合到所述比较器电路的共模基准端子，并且其中在所述输入的所述正输入端子与所述输入的所述基准端子之间，以及在所述输入的所述负输入端子与所述输入的所述基准端子之间，所述调制信号是单端的。


7.根据权利要求6所述的电容耦合的电平移位器，还包括：
第一电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；
第二电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；以及
第三电阻器梯，连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间，
其中所述第一电阻器梯包括串联连接的第一电阻器、第二电阻器和第三电阻器，所述第一电阻器电连接在用于所述比较器电路的所述电压供给与所述第二电阻器的第一端子之间，所述第三电阻器电连接在所述开关电压节点与所述第二电阻器的第二端子之间，并且所述第二电阻器的所述第二端子电连接到所述比较器电路的所述共模基准端子，
其中所述第二电阻器梯包括串联连接的第四电阻器和第五电阻器，所述第四电阻器电连接在用于所述比较器电路的所述电压供给与所述第五电阻器的第一端子之间，所述第五电阻器的第二端子电连接到所述开关电压节点，并且所述第五电阻器的所述第一端子电连接到所述比较器电路的所述负输入端子，
其中所述第三电阻器梯包括串联连接的第六电阻器和第七电阻器，所述第六电阻器电连接在用于所述比较器电路的所述电压供给与所述第七电阻器的第一端子之间，所述第七电阻器的第二端子电连接到所述开关电压节点，并且所述第七电阻器的所述第一端子电连接到所述比较器电路的所述正输入端子。


8.根据权利要求1所述的电容耦合的电平移位器，还包括电阻器梯，所述电阻器梯被配置成将所述比较器电路的所述正输入和所述负输入的DC偏置点固定。


9.根据权利要求1所述的电容耦合的电平移位器，其中所述比较器电路包括：
差分晶体管对，被配置成在所述第二电压域中输出所述调制信号的放大版本；以及
转换器电路，被配置成将所述调制信号的所述放大版本转换为轨到轨数字输出信号，所述轨到轨数字输出信号是数字控制信号在所述第二电压域中的副本，在所述第一电压域中从所述数字控制信号生成所述调制信号。


10.根据权利要求9所述的电容耦合的电平移位器，还包括速度提升器电路，所述速度提升器电路被配置成增加所述转换器电路的增益。


11.根据权利要求10所述的电容耦合的电平移位器，其中所述速度提升器电路包括：
PMOS电流源，与NMOS开关串联电连接在用于所述比较器电路的所述电压供给与所述开关电压节点之间；以及
PMOS开关，被配置成基于由所述转换器电路提供的所述轨到轨数字输出信号的状态，来启用或禁用所述转换器电路的PMOS电流源。


12.根据权利要求1所述的电容耦合的电平移位器，其中所述电容耦合的电平移位器的电压迟滞大于所述比较器电路的6σsigma等效输入偏移并且小于输入到所述比较器电路的所述调制信号，其中所述调制信号的共模电压被抵消。


13.根据权利要求1所述的电容耦合的电平移位器，其中在所述输入的所述正输入端子与所述负输入端子之间不提供基准端子，其中在所述比较器电路的所述正输入端子与所述负输入端子之间不提供共模基准端子，并且其中在所述输入的所述正输入端子与所述输入的所述负输入端子之间，所述调制信号是差分的。


14.根据权利要求13所述的电容...

【专利技术属性】
技术研发人员：G·卡西奥，S·A·德拉·福尔图纳，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利;AT