目的是开发一种集成电路装置（１００），该集成电路装置（１００）具有至少一个待测试的应用电路（４０）以及具有至少一个自测试电路（１０，２０，３２，３４，３６，５０），所述自测试电路用于测试该应用电路（４０）并产生至少一个伪随机测试样本，其中所述伪随机测试样本可以转换为至少一个可编程的和／或确定性测试向量，并且通过至少一个逻辑门（３２，３４，３６）以及通过可以施加到所述逻辑门（３２，３４，３６）的至少一个信号，所述测试向量可以提供给应用电路（４０）用于测试，其中通过至少一个特征寄存器（５０）根据确定性测试向量产生的输出信号可以由该应用电路（４０）计算。同时进一步开发一种通过自测试电路（１０，２０，３２，３４，３６，５０）测试在集成电路装置（１００）中存在的应用电路（４０）的方法，从而可以减少连接到附加的确定性逻辑的内置自测试硬件，这表明通过基于至少一个只读存储器的位翻转功能逻辑电路（１０）可以得到提供给逻辑门（３２，３４，３６）的信号。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种集成电路装置，该集成电路装置具有至少一个待测试的应用电路以及具有至少一个自测试电路，所述自测试电路用于测试应用电路并产生至少一个伪随机测试样本，其中所述伪随机测试样本可以被转换为至少一个可编程的和/或具有确定性的测试向量，通过至少一个逻辑门以及通过可以施加到所述逻辑门的至少一个信号，所述测试向量可以提供到应用电路用于测试，并且其中通过至少一个特征寄存器根据确定性测试向量产生的输出信号可以由该应用电路来计算。(对照公开号为DE10201554A1的现有技术)本专利技术进一步涉及一种通过至少一个自测试电路测试这种集成电路装置中设置的至少一个应用电路的方法。
技术介绍
在集成电路的制造中通常希望测试这些集成电路的功能。这些测试可以通过外部测试布置来实现。然而在外部测试中，由于下列原因，产生很多制造相关的问题和高额费用由于这种集成电路的很高的集成度；由于这些集成电路工作在很高的时钟频率；以及由于需要大量的测试向量，因此导致了具有很大测试向量存储器的复杂的VLSI(超大规模集成电路)测试系统。公开号为US6,061,818，US6,671,838，US6,684,385以及US2003/0140293A1的现有技术公开了实现这种测试布置的可能性；此外，参照公开号为DE10038327A1和DE10110777A1的现有技术。然而，这些出版物中公开的测试布置并不适合解决由很高的集成电路内部时钟频率和与前者相比很慢的输入输出焊垫级而产生的测试问题。集成电路的较高的内部时钟频率确实不利于相对很慢的连接到外部的输入/输出焊垫级。为此希望有一种自测试的集成电路。自测试电路设置在集成电路内部，用于测试同样设置在集成电路内部的应用电路。应用电路是为集成电路的实际使用目的而设计的电路。解决上述问题的第一步是使用称为BIST(内置自测试)方法。通常地，能够进行随机测试的电路更好，例如通过插入测试点或使用所说的BFF(位翻转功能)。在此基于附加的确定性逻辑BIST硬件(所说的DLBIST硬件)的传统实现导致了实际中很大的附加的DLBIST硬件以及较大的集成电路装置。
技术实现思路
鉴于上述缺点和不完善，并且考虑相关的现有技术，本专利技术的目的是开发一种在开头段中提及的集成电路装置以及进而上述提及的一种方法，从而可以减少附加的BIST(内置自测试)硬件。通过具有权利要求1所述特征的集成电路装置以及具有权利要求6所述特征的方法实现该目的。本专利技术的优选实施例和进一步发展的技术特征在各自的从属权利要求中。本专利技术基于ROM(只读存储器)实现的原理，基于只读存储器实现示传统的基于门实现的一种选择。在连接中使用BFF(位翻转功能)产生大概百分之一的错误覆盖，例如在基于等待逻辑的系统中不是这种情况(例如为了界定本专利技术，在现有技术文献US6,671,838或文献US2003/0140293中所说的等待逻辑用于改善错误覆盖)。根据本专利技术的内容，可以明显地减少附加的确定性逻辑BIST硬件(所说的DLBIST硬件)，即DLBIST硬件占集成电路整个表面的百分比要比在基于门的实现的情形具有更有利的百分比(50％的附加DLBIST硬件表面积绝对不能视为有利的，而百分之几的较小的DLBIST硬件表面积可以视为有利的)。与传统的基于门的实现相比由于使用了基于只读存储器的DLBIST硬件实现本专利技术的本质优点是明显节省表面积，从而将附加的DLBIST硬件减少到可接受的表面积。因此表面积的减少使根据本专利技术的具有内置逻辑自测试的集成电路的成本明显减少。本专利技术最终涉及上述的至少一个集成电路装置的使用和/或上述的用于测试至少一个应用电路的方法。因此本专利技术涉及的
为集成电路(IC)、它们的可测试性设计(DFT)、它们的计算机辅助设计(CAD)以及它们的计算机辅助测试(CAT)。具体地，本专利技术涉及用于在电路的逻辑部分发现制造缺陷的具有极高集成度以及内置自测试逻辑(所说的BIST逻辑)的集成电路。附图说明如上所述，以优选的方式实现并进一步发展本专利技术的内容的可能性有多种。在这方面参照从属于权利要求1的权利要求以及从属于权利要求6的权利要求，而此外本专利技术的其它实施例、特性和优点将详细解释如下，除其它外参照图1至图2B所示的并仅以实例的方式给出的两个实施例。在附图中图1是根据本专利技术的方法工作的根据本专利技术的集成电路装置的实施例的框图；图2A是在图1的电路装置中基于只读存储器的BFF逻辑电路的第一实施例的框图；以及图2B是在图1的电路装置中基于只读存储器的BFF逻辑电路的第二实施例的框图。在图1至图2B中相同或相似的实施例、元件或特性使用相同的附图标记。具体实施例方式图1是包含应用电路40的集成电路装置(IC)100的框图。应用电路40是为集成电路100的实际使用目的而设计的电路。在制造IC 100之后为了完善运行效果希望测试应用电路40。为此，在集成电路100上设置自测试电路，该自测试电路包括如图1所示的电路元件10、20、32、34、36、50。在根据本专利技术的集成电路100中这样设计该自测试电路，即将相关的电路元件10、20、32、34、36、50完全安排在应用电路40的外部，从而使应用电路40的行为在正常运行期间不受自测试电路的影响。假设在图1的实施例中应用电路40包括两个电路链(所说的附图标记为42、44、46的扫描链)，所述链是移位寄存器。然而，在本专利技术的保护范围内，可选为可以只有一条链或只有两条链，即几个移位寄存器，或者多于三条链，即设置更多的移位寄存器。此外可以给出更多的电路元件。自测试电路包括线性反馈移位寄存器(LFSR)20，该移位寄存器20提供测试样本的伪随机序列并且通常适于集成的或下行连接的移相器。由于移位寄存器20是反馈的并且只有有限的长度，因此该测试样本序列不是真正意义上的随机，即测试样本序列在一定间隔就呈现重复其自身的图案。由于该测试样本序列未完全包括为测试应用电路40而优化设计的所有测试样本，所以设置第一逻辑门32、34、36，所述第一逻辑门32、34、36均构造为位翻转块，具体地均构造为异或逻辑链路，所述第一逻辑门改变了线性反馈移位寄存器20的输出信号，从而在第一逻辑门32、34、36的输出、并因而在应用电路40的输入或者在其电路链42、44、46的输入产生具有可编程的和确定性结构的测试样本。通过在集成电路100内部设置的位翻转功能(BFF)逻辑10将得到的所述信号提供到第一逻辑门32、34、36，通过所述信号第一逻辑门32、34、36修改由线性反馈移位寄存器20提供的测试样本的各个位，从而产生期望的确定性测试样本。在图1的实施例中将测试向量提供给应用电路40内部的电路链42、44、46。由于这些测试样本，应用电路40内部的电路链42、44、46所提供输出信号到达特征寄存器50(所说的多输入特征寄存器或MISR)。这样构造特征寄存器50，以使其形成经过多个测试周期的测试结果的组合逻辑并且在测试程序之后提供所说的特征，其中所述多个测试周期每个包括一个测试样本，其中，在应用电路40的零缺陷性能的情况下该特征必须显示特定的、预定的值。以这种方式可以确保在测试过程中到达特征寄存器50的这些位可以被确切地计算。这反过来表明在执行几个测试周期之本文档来自技高网...
【技术保护点】
一种集成电路装置（１００），具有至少一个待测试的应用电路（４０），并且具有至少一个自测试电路（１０，２０，３２，３４，３６，５０），所述自测试电路（１０，２０，３２，３４，３６，５０）用于测试该应用电路（４０）并产生至少一个伪随机测试样本，其中所述伪随机测试样本可以转换为至少一个测试向量，所述测试向量是可编程的和／或具有确定性，并且所述测试向量通过至少一个逻辑门（３２，３４，３６）以及通过可以施加到所述逻辑门（３２，３４，３６）的至少一个信号来提供给应用电路（４０）用于测试，以及其中通过至少一个特征寄存器（５０）根据该确定性测试向量产生的输出信号可以由该应用电路（４０）计算，其特征在于通过至少一个基于只读存储器的位翻转功能逻辑电路（１０）可以得到将提供到所述逻辑门（３２，３４，３６）的信号。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：迈克尔威特克，弗里德里希哈波克，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]
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