信号丢失检测器包括对输入数据的数字和模拟监视。输入信号与可指示信号丢失的至少一种预定模式数字地进行比较，并且所述输入数据还被检测所述数据中的变换的模拟检测器监视。如果数字比较无法与所述至少一种预定模式中的任一模式匹配，或者如果所述模拟监视检测到变换，甚至如果数字比较产生了模式匹配，都不会指示信号丢失。
【技术实现步骤摘要】
用于可编程逻辑器件的高速串行接口的信号丢失检测器0001本专利技术涉及用于高速串行接口的时钟-数据恢复电路的信号丢失 检测器，特别是可编程逻辑器件(PLD)中用于高速串行接口的时钟-数 据恢复电路的信号丢失检测器。
技术介绍
0002PLD通常包含高速串行接口以适应高速(即，大于1兆比特每 秒(Gbps))串行输入/输出(I/O)标准。许多这些标准可以以大于一个 时钟速率的速率运行。然而，大多数(并非全部)高速串行数据协议的 共同特征是时钟和关于时钟的信息都不与数据一起发送。实际上，时钟 必须从数据中恢复。0003为达到此目的，在高速串行接口中使用"时钟-数据恢复"技术 是已知的。这种技术利用包括例如锁相环或延迟锁相环的闭环反馈系统 从串行数据中恢复时钟。0004应该明白，任何这种数据接口必须能够检测其何时丢失了对输 入数据信号的锁定。例如，在PCI-Express 二代协议(PCIe2)下，当输 入数据幅值低于lOOmV (峰-峰值)时接收器被要求标记(flag)信号丢 失。在PCIe2下， 一旦检测到信号丢失收发器就将进入空闲状态。 一旦 检测到100mV (峰-峰值)以上的输入信号，收发器将被要求从空闲状态 迅速退出或恢复。当使用模拟电路时，这些要求是具有挑战性的，特别 是考虑到数据速率超过1Gbps且可能大约为5Gbps的情况，以及信号电 压的绝对幅值持续降低的情况。例如，早期的信号检测器使用二极管对 输入信号进行整流，导致0.7V (700mV)的压降，该值远远超过PCIe2 检测阈值。即使使用可以包括运算放大器而不是二极管的更先进的模拟 检测器，高速、低压阈值检测仍是困难的。0005因此，不再依赖于信号电平，使用数字技术比较输入数据与一 组可能的有效数据模式已经变得很普遍。如果数据与那些模式的任一模式都不匹配，则认为信号已经丢失。可替代地，或此外，可将信号与已 知的无效数据模式比较，如果存在无效数据模式，则表明信号丢失。0006但是，在包括时钟数据恢复(CDR)电路的系统中，CDR电路 本身可以输出具有可模仿有效数据模式的明显模式的数据。确实，那种 模式在大多数情形下是可疑的，但在其它情形下是有效的。例如，CDR 电路的环路中的相位检测器可以输出1和0的交替模式，这是一种可疑 的模式，因为它可能表明电路在环路中被捕获，但是在PCIe2协议下它 也是有效的模式。因此，例如，如果产生了上述模式，则运行在PCIe2 下的接口可能无法检测到信号丢失。0007因此，能够提供更多可靠的信号丢失检测是令人期望的。
技术实现思路
0008根据本专利技术，CDR输出优选在两条通路上被监视以检测信号丢 失。 一条通路优选为数字通路，其査找特定模式或可指示信号丢失的模 式(但其中的一些模式也可能是有效的)。另一条通路优选为模拟通路， 除非数据信号包括诸如当数据有效时可能存在的多次变换，否则该模拟 通路表示信号丢失。只有当两条通路均指示信号丢失时，信号丢失才优 选被推断出。0009因此，根据本专利技术，本文提供了包括数字数据模式检测器的信 号状态检测器，该数字数据模式检测器比较输入数据和至少一种预定的 数据模式并基于输入数据是否与所述至少一种预定数据模式的任何一个 匹配来提供第一信号丢失指示。信号状态检测器还包括模拟检测器，所 述模拟检测器基于输入数据中存在或不存在多次变换来输出第二信号丢 失指示。判决电路基于所述第一信号丢失指示和第二信号丢失指示输出 第三信号丢失指示。0010本文还提供了包括信号状态检测器的串行接口和包括该串行接 口的可编程逻辑器件。附图说明0011结合附图参考以下详细说明，本专利技术的上述和其它优点将是明显的，附图中相同的参考符号指代文中相同的部件，并且其中0012图1是根据本专利技术的优选实施例的信号状态检测器的示意图； 及0013图2是使用可编程逻辑器件的说明性系统的简化方块图，所述 可编程逻辑器件包括根据本专利技术的信号状态检测器。具体实施例方式0014如上所述，优选通过比较输入数据和可指示信号丢失的已知模 式实现对信号丢失的数字检测，特别是当信号电压降低时(这是降低集 成电路器件特征尺寸的结果)。但是，同样根据上文的描述，标志信号丢 失的模式在一些情形下还可能是有效的模式。其中的一种情形是 PCI-Express协议下交替的l-0模式(即，"01010101..."或"10101010...")。0015根据本专利技术，这种模式的有效实例和指示信号丢失的那种模式 的实例可通过是否检测到模拟变换来区分。具体地，在双数据速率运行 中，数据在时钟的上升沿和下降沿均被采样，偶数数据样本和奇数数据 样本由不同的比较器产生。如果比较器的运行完全一致，则数据为全1 或全0的信号丢失模式将被指示为连续的"1"或"0"输出。但是，如 果一个比较器相对于另一个比较器被偏置(offset),则应当为连续"l" 或连续"0"的模式会表现为交替的1和0。0016因此，根据本专利技术的优选实施例，输入数据在数字通路中与已 知用于指示信号丢失的四种可能的可疑模式之一进行比较，即，全o或 全1 (不存在比较器偏置)或交替的1和0或0和1 (存在比较器偏置)。 但是，由于后两种模式可能是有效的，诸如在PCIe下，所以数据也优选 利用模拟通路进行比较。只有在相对大量的变换之后，模拟通路才会优 选指示匹配，表示数据事实上正在转换(toggling),并且交替的数据模式 不是损坏的(stuck)模式和比较器偏置结合的结果。只有两通路均指示 数据丢失时，才优选指示数据丢失。0017本专利技术将参照图1进行描述，图1根据本专利技术的优选实施例示 出了信号丢失电路10。数字模式检测器11产生输出"a"，而模拟限制放 大器(LA) 12驱动移位寄存器13在数据中足够次数的变换后驱动"1"8以输出"b"。输出"a"和"b"优选寄存在触发器14、 15中。触发器14 的Q输出和触发器15的nQ (g)输出优选在与(AND)门16被组合以 产生电路10的输出17。0018出现以下四种模式的任一模式时，数字模式检测器ll优选输出 "1 ":1. 1010101010...;2. 0101010101,..;3. 1111111111…；或其中的任一模式可以由于以上讨论的原因指示"损坏的"数据-即，信号 丢失。同样由于以上讨论的原因，这些模式的存在是不确定的，特别是在PCIe下运行时l-O交替模式的任一模式的存在是不确定的。但是，如 上所述，当这些模式以有效形式出现时，模拟数据中会有变换产生。0019因此，数据还优选通过模拟限制放大器12被传递，所述模拟限 制放大器12的输出优选驱动移位寄存器13的时钟输入130，在输入131 为1时移位。移位寄存器13优选被初始化为全0。这样，只有在数据中 出现大量1-0或0-1变换之后，输出"b"才会出现"1"，这意味着数据 已经充分地转换以指示真实数据而不是损坏的模式-即，信号丢失。在输 出"b"获得"1"所需的变换次数可由移位寄存器13的长度确定。移位 寄存器13和触发器14、 15被信号18定期地复位/重置为"0"。复位之间 的时间间隔由用户根据检测器电路10所需的灵敏度确定。例如，时间间 隔可以在大约10比特和大约20比特(bi本文档来自技高网...
【技术保护点】
一种信号丢失检测器，其包括： 数字数据模式检测器，其比较输入数据与至少一种预定的数据模式，并基于所述输入数据是否与所述至少一种预定的数据模式的任何一个模式匹配来提供第一信号丢失指示；和 模拟检测器，其基于所述输入数据中存在或不存在多次变换来输出第二信号丢失指示。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：W丁，S舒马拉耶夫，W翁，TM德兰，TT黄，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：US[美国]
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