BIST测试方法技术

本发明专利技术涉及芯片测试方法，公开了一种多样化的ＢＩＳＴ测试方法，包括步骤：通过逻辑接口单元对ＮＶＭ进行测试；将测试图形转换成代码格式的指令集后，存放于ＮＶＭ区；经外部指令激活的ＣＰＵ读取ＮＶＭ区内指令集，并依据该指令集的内容对芯片内的电路单元进行激励；获取响应后，在输入输出端口上返回电平或代码；擦除ＮＶＭ内代码，再重复前述步骤，进行下一个测试图形的操作。本发明专利技术多样化的ＢＩＳＴ测试方法，可极大地节约芯片面积，节省测试通道，增加同测能力，并减少对测试硬件的依赖。

【技术实现步骤摘要】

本专利技术涉及芯片测试方法，尤其涉及一种多样化的BIST (Built In Self Test,内建自测试)测试方法。
技术介绍
芯片测试时通过测试仪从外部印加激励给芯片，然后得到响应和预期 作比较，判断芯片是否为良品。比较复杂的芯片需要有较多的管脚，将测试时所需要的通道引出并和 测试的通道相连， 一一对应，接收测试仪的激励，并返回信号给测试仪作 判断，但该种方法中芯片面积太大，成本过高。为节省芯片面积，有些设计中会减少芯片的PAD、减少测试通道，为 达到同样的错误覆盖率，必然会加深测试图形的深度。但是，现有的测试 仪或一些测试软件可能无法满足这些要求，同时由于深度增加，测试时间 也大大增加。传统的BIST (Built In Self Test,内建自测试)方法通常是为硬 件进行BIST,通过电路的设计增加测试算法会开销一部分的电路专门去 作这个测试，测试结束后这部分电路在实际应用中完全无用，浪费了部分 芯片面积。同时这些算法不灵活，设计固定以后无法进行更改，使更多的 错误覆盖率无法测试。通常的SOC(System on Chip,集成系统单芯片)的芯片设计如图1所示，各模块有本文档来自技高网...

【技术保护点】
一种多样化的ＢＩＳＴ测试方法，包括减少管脚数量，其特征在于，还包括如下步骤：（１）通过逻辑接口单元对ＮＶＭ进行测试，以保证ＮＶＭ的可测性；（２）将测试图形转换成代码格式的指令集后，存放于ＮＶＭ区；（３）经外部指令激活 的ＣＰＵ读取ＮＶＭ区内指令集，并依据该指令集的内容对芯片内的电路单元进行激励；（４）获取各电路单元的响应后，在输入输出端口上返回电平或代码，以表示测试结果；（５）擦除ＮＶＭ内代码，再重复步骤（２）至（４），进行下一个测试图形 的操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈凯华，谢晋春，陈婷，辛吉升，桑浚之，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[]