半导体存储器装置及其制造方法制造方法及图纸

半导体存储器装置及其制造方法。一种半导体存储器装置及其制造方法，该半导体存储器装置包括基板。该半导体存储器装置还包括设置在基板的第一区域上的源极结构、连接至源极结构的存储器单元串以及设置在基板的第二区域上的电容器结构。电容器结构与源极结构在水平方向上彼此间隔开。

【技术实现步骤摘要】
半导体存储器装置及其制造方法
本公开总体上涉及半导体存储器装置及其制造方法，更具体地，涉及一种三维半导体存储器装置及其制造方法。
技术介绍
为了实现高度集成的半导体存储器装置，已经提出了包括三维布置的存储器单元的三维半导体存储器装置。已经以各种方式开发了三维半导体存储器装置，以增加布置在有限区域中的存储器单元的密度并减小芯片尺寸。然而，这种形状因子的减小可能导致用于优化性能的电容的不足。
技术实现思路
根据本公开的一方面，一种半导体存储器装置包括基板。该半导体存储器装置还包括设置在基板的第一区域上的源极结构、连接至源极结构的存储器单元串以及设置在基板的第二区域上的电容器结构。电容器结构在水平方向上与源极结构间隔开。根据本公开的另一方面，一种半导体存储器装置包括基板以及层叠在基板上的层间绝缘层，其中，层间绝缘层彼此间隔开。半导体存储器装置还包括在基板的第二区域上方设置在层间绝缘层之间的牺牲绝缘层。半导体存储器装置还包括设置在基板与虚设层叠结构之间的电容器结构，其中，虚设层叠结构包括层间绝缘层和牺牲绝缘层。根据本公开的又一方面，一种制造半导体存储器装置的方法包括以下步骤：通过在基板上依次层叠第一掺杂半导体层、牺牲层和第二掺杂半导体层来形成第一层叠结构。该方法还包括形成将第一层叠结构分离为所述基板的第一区域上的初始源极结构和基板的第二区域上的电容器结构的分离层。该方法还包括在第一区域中形成使初始源极结构的牺牲层暴露的沟槽；以及通过沟槽将初始源极结构的牺牲层替换为接触源极层。>附图说明在下文中参照附图描述了示例实施方式。然而，示例实施方式可以以不同形式体现，而不应被解释为限制本教导。呈现了有限数量的可能实施方式，使得本领域技术人员能够实现本公开。在附图中，为了图示清楚，可能夸大了尺寸。在整个附图中，相似附图标记指代相似元件。图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。图2是例示了根据本公开的一个实施方式的半导体存储器装置的一部分的平面图。图3例示了沿着图2所示的线I-I’截取的半导体存储器装置的截面。图4A至图4C是例示了图3所示的第一电容器结构和第二电容器结构的示意图。图5A至图5F是示意性地例示了根据本公开的各种实施方式的电容器结构和电容器节点接触件的截面图。图6是例示了图2所示的单元插塞的截面的放大图。图7A至图7H是例示了根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。图8是例示了根据本公开的一个实施方式的存储器系统的配置的框图。图9是例示了根据本公开的一个实施方式的计算系统的配置的框图。具体实施方式出于描述根据本公开的构思的实施方式的目的，本文中公开的特定结构或功能描述仅是示例性的。根据本公开的构思的实施方式能够以各种形式来实现，因此，本教导不应被解释为限于在此阐述的实施方式。根据本公开的构思的实施方式能够以各种方式修改并且具有各种形状。因此，实施方式例示在附图中，并且意图在本文中进行详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定的公开，而是包括不脱离本公开的精神和技术范围的所有变型、等同或替代。尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件不一定理解为限于以上术语。以上术语仅用于将一个组件和另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可以称为第二组件，同样地，第二组件可以称为第一组件。将理解，当元件称为“连接”或“联接”至另一元件时，它能够直接连接或联接至另一元件，或者也可以存在中间元件。相反，当一个元件称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。将理解，当元件称为在两个元件“之间”时，它能够是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。本申请中使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也旨在包括复数形式。还将理解，诸如“包括”或“具有”等术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，并非旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部分或其组合的可能性。实施方式提供了一种包括电容器的半导体存储器装置及其制造方法。图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。参照图1，半导体存储器装置可以包括设置在基板SUB上的外围电路结构PC和存储器块BLK1至BLKn。存储器块BLK1至BLKn可以与外围电路结构PC交叠。基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。外围电路结构PC可以包括构成用于控制存储器块BLK1至BLKn的操作的电路的行解码器、列解码器、页缓冲器、控制电路等。例如，外围电路结构PC可以包括电连接至存储器块BLK1至BLKn的NMOS晶体管、PMOS晶体管、电阻器和第一电容器结构。外围电路结构PC可以设置在基板SUB与存储器块BLK1至BLKn之间。存储器块BLK1至BLKn中的每一个可以包括第一区域和第二区域。存储器块BLK1至BLKn中的每一个的第一区域可以包括源极结构、位线、电连接至源极结构和位线的存储器单元串、电连接至存储器单元串的字线、以及电连接至存储器单元串的选择线。存储器单元串中的每一个可以包括通过沟道层串联连接的存储器单元和选择晶体管。选择线中的每一条用作与之对应的选择晶体管的栅极，并且字线中的每一条用作与之对应的存储器单元的栅极。存储器块BLK1至BLKn中的每一个的第二区域可以包括第二电容器结构。存储器块BLK1至BLKn中的每一个的第二区域可以进一步包括连接至外围电路结构PC并且平行于沟道层延伸的外围接触插塞。第一电容器结构和第二电容器结构可以用于存储器单元串的操作。例如，第一电容器结构和第二电容器结构中的每一个可以用作用于保持恒定电源电压的电容器和用于生成电平比电源电压的电平高的电压的电容器中的至少一个。图2是例示了根据本公开的一个实施方式的半导体存储器装置100的平面图。半导体存储器装置100可以表示图1所示的半导体存储器装置的一部分。例如，图2中所示的结构可以构成图1所示的存储器块BLK1至BLKn中的每一个的一部分。参照图2，半导体存储器装置100可以包括单元层叠结构CS和虚设层叠结构DM。单元层叠结构CS可以被狭缝SI和单元插塞CPL贯穿。虚设层叠结构DM可以在水平方向上连接至单元层叠结构CS，并且可以被外围接触插塞PCP和电容器节点接触件CNC贯穿。单元插塞CPL中的每一个构成与其对应的存储器单元串。单元插塞CPL可以在狭缝SI的两侧贯穿单元层叠结构CS。单元插塞CPL可以以矩阵或之字形的方式布置。尽管图中未示出，但是单元插塞本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n基板；/n源极结构，该源极结构被设置在所述基板的第一区域上；/n存储器单元串，该存储器单元串连接至所述源极结构；以及/n电容器结构，该电容器结构被设置在所述基板的第二区域上，其中，所述电容器结构在水平方向上与所述源极结构间隔开。/n

【技术特征摘要】
20190326 KR 10-2019-00346811.一种半导体存储器装置，该半导体存储器装置包括：
基板；
源极结构，该源极结构被设置在所述基板的第一区域上；
存储器单元串，该存储器单元串连接至所述源极结构；以及
电容器结构，该电容器结构被设置在所述基板的第二区域上，其中，所述电容器结构在水平方向上与所述源极结构间隔开。


2.根据权利要求1所述的半导体存储器装置，其中，所述源极结构的侧壁和所述电容器结构的侧壁彼此面对。


3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
下绝缘层，该下绝缘层被设置在所述基板上；以及
晶体管，该晶体管被设置在所述下绝缘层中，其中，所述晶体管构成所述半导体存储器装置的外围电路，
其中，所述源极结构和所述电容器结构被设置在所述下绝缘层上。


4.根据权利要求1所述的半导体存储器装置，其中，所述电容器结构包括第一导电图案和第二导电图案，在所述第一导电图案和所述第二导电图案之间具有牺牲层。


5.根据权利要求4所述的半导体存储器装置，其中，所述牺牲层包含蚀刻速率与所述第一导电图案和所述第二导电图案的蚀刻速率不同的材料。


6.根据权利要求4所述的半导体存储器装置，其中，所述源极结构包括：
第一源极层，该第一源极层在水平方向上与所述第一导电图案间隔开；
第二源极层，该第二源极层在水平方向上与所述第二导电图案间隔开；以及
接触源极层，该接触源极层被设置在所述第一源极层和所述第二源极层之间。


7.根据权利要求6所述的半导体存储器装置，其中，所述第一源极层和所述第一导电图案包含相同的材料，并且
所述第二源极层和所述第二导电图案包含相同的材料。


8.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一电容器节点接触件，该第一电容器节点接触件从所述第一导电图案朝向所述基板延伸；以及
第二电容器节点接触件，该第二电容器节点接触件从所述第二导电图案延伸。


9.根据权利要求8所述的半导体存储器装置，其中，所述电容器结构还包括：
第一绝缘层，该第一绝缘层被设置在所述第一导电图案和所述牺牲层之间；以及
第二绝缘层，该第二绝缘层被设置在所述第二导电图案和所述牺牲层之间，
其中，所述牺牲层包含硅。


10.根据权利要求9所述的半导体存储器装置，其中，所述第二电容器节点接触件贯穿所述第二导电图案和所述第二绝缘层并延伸至所述牺牲层的内部。


11.根据权利要求9所述的半导体存储器装置，其中，所述第一电容器节点接触件贯穿所述第一导电图案和所述第一绝缘层并延伸到所述牺牲层的内部。


12.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一电容器节点接触件，该第一电容器节点接触件从所述基板朝向所述第二导电图案延伸，其中，所述第一电容器节点接触件贯穿所述第一导电图案并连接至所述第二导电图案；
第二电容器节点接触件，该第二电容器节点接触件从所述第二导电图案延伸；以及
电容器绝缘层，该电容器绝缘层被设置在所述第一电容器节点接触件和所述第二电容器节点接触件之间，其中，所述电容器绝缘层贯穿所述第二导电图案并将所述第二导电图案分离为第一电容器电极和第二电容器电极。


13.根据权利要求12所述的半导体存储器装置，其中，所述电容器绝缘层朝向所述第一导电图案延伸以贯穿所述牺牲层。


14.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
第一绝缘层，该第一绝缘层位于所述第一导电图案和所述牺牲层之间；
第二绝缘层，该第二绝缘层位于所述第二导电图案和所述牺牲层之间；
第一电容器节点接触件，该第一电容器节点接触件从所述基板延伸穿过所述第一导电图案，穿过所述第一绝缘层，穿过所述牺牲层并且穿过所述第二绝缘层，以与所述第二导电图案电连接；
第二电容器节点接触件，该第二电容器节点接触件从虚设层叠结构延伸穿过所述第二导电图案并穿过所述第二绝缘层以与所述牺牲层电连接；以及
电容器绝缘层，该电容器绝缘层被设置在所述第一电容器节点接触件和所述第二电容器节点接触件之间，其中，所述电容器绝缘层贯穿所述第二导电图案和所述牺牲层，以将所述第二导电图案和所述牺牲层二者分离为与所述第一电容器节点接触件电连接的第一电容器电极和与所述第二电容器节点接触件电连接...

【专利技术属性】
技术研发人员：金在泽，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR