三维存储器件及用于形成其的方法技术

公开了3D存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的N型掺杂半导体层；位于所述N型掺杂半导体层之上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件及用于形成其的方法
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
技术介绍
通过改进过程技术、电路设计、编程算法和制造过程将平坦存储单元缩放到更小的大小。然而，随着存储单元的特征大小逼近下限，平坦过程和制造技术变得富有挑战和代价高昂。因此，平坦存储单元的存储密度逼近上限。3D存储架构可以解决平坦存储单元中的密度极限。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
技术实现思路
本文中公开了3D存储器件及用于形成其的方法的实施例。在一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的N型掺杂半导体层；位于所述N型掺杂半导体层之上的包括交织的导电层和电介质层的存储堆叠层；垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及，垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。在另一个示例中，一种3D存储器件包括：衬底的P型掺杂区；位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及，垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构。在仍然另一个示例中，提供了一种用于形成3D存储器件的方法。在衬底的P型掺杂区中形成凹陷。在所述P型掺杂区上并且在所述凹陷中形成牺牲层，以及随后在所述牺牲层上形成电介质堆叠层。形成垂直地延伸通过所述电介质堆叠层和所述牺牲层进入所述P型掺杂区的沟道结构。在所述凹陷中形成垂直地延伸通过所述电介质堆叠层进入所述牺牲层的开口。通过所述开口在所述P型掺杂区与所述电介质堆叠层之间用N型掺杂半导体层替换所述牺牲层。在所述凹陷中形成N型掺杂半导体插塞。附图说明被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。图1说明了根据本公开内容的一些实施例的一个示例性3D存储器件的横截面的侧视图。图2A-2J说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的制造过程。图3说明了根据本公开内容的一些实施例的用于形成一个示例性3D存储器件的方法的流程图。将参考附图描述本公开内容的实施例。具体实施方式尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。应当指出，本说明书中对“一个实施例”、“一实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一”、“一个”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。应当显而易见，应当以最宽泛的方式来解释本公开内容中的“在……上”、“在……之上”和“在……上方”的意义，以使得“在……上”不仅表示“直接在某物上”，而还包括“在某物上”而其间有中间的特征或者层的意义，以及，“在……之上”或者“在……上方”不仅表示“在某物之上”或者“在某物上方”的意义，而可以还包括其“在某物之上”或者“在某物上方”而其间没有任何中间的特征或者层(即，直接在某物上)的意义。进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的器件的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。如本文中使用的，术语“衬底”指向其上添加随后的材料层的材料。可以对衬底自身进行图案化。被添加到衬底顶上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料(诸如，硅、锗、砷化镓、磷化铟等)。可替换地，衬底可以是由非导电材料(诸如，玻璃、塑料或者蓝宝石晶圆)制成的。如本文中使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在整个底层或者上覆结构之上延伸，或者可以具有小于底层或者上覆结构的广度的广度。进一步地，层可以是具有小于连续结构的厚度的厚度的同构或者异构连续结构的区域。例如，层可以位于连续结构的顶面与底面之间或者之处的任意一对水平的平面之间。层可以水平地、垂直地和/或沿锥形表面延伸。衬底可以是一个层，可以包括位于其中的一个或多个层，和/或可以具有位于其上、位于其之上和/或位于其之下的一个或多个层。一个层可以包括多个层。例如，一个互连层可以包括一个或多个导体和触点层(在其中形成互连线和/或经由触点的垂直互连访问)和一个或多个电介质层。如本文中使用的，术语“标称的/标称地”指在产品或者过程的设计阶段期间设置的部件或者过程操作的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造过程中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。如本文中使用的，术语“3D存储器件”指具有位于横向朝向的衬底上的垂直朝向的存储单元晶体管的串(在本文中被称为“存储串”，诸如，NAND存储串)以使得存储串关于衬底在垂直方向上延伸的半导体器件。如本文中使用的，术语“垂直的/垂直地”表示标称地垂直于衬底的横向表面。在一些3DNAND存储器件中，有选择地生长半导体插塞以包围沟道结构的侧壁，这例如被称为侧壁选择性外延生长(SEG)。与在沟道结构的下端处被形成的另一种类型的半导体插塞(例如，底部SEG)相比，侧壁SEG的形成避免了蚀刻沟道孔的底面处的存储膜本文档来自技高网...

【技术保护点】
1.一种三维(3D)存储器件，包括：/n衬底的P型掺杂区；/n位于所述P型掺杂区上的N型掺杂半导体层；/n位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；/n垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；/n垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及/n垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。/n

【技术特征摘要】
【国外来华专利技术】1.一种三维(3D)存储器件，包括：
衬底的P型掺杂区；
位于所述P型掺杂区上的N型掺杂半导体层；
位于所述N型掺杂半导体层上的包括交织的导电层和电介质层的存储堆叠层；
垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构；
垂直地延伸进入所述P型掺杂区的N型掺杂半导体插塞；以及
垂直地延伸通过所述存储堆叠层以便与所述N型掺杂半导体插塞接触的源触点结构。


2.根据权利要求1所述的3D存储器件，其中，所述N型掺杂半导体插塞的横向尺寸大于所述源触点结构的横向尺寸。


3.根据权利要求1或2所述的3D存储器件，其中，所述N型掺杂半导体插塞包括单晶硅。


4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述N型掺杂半导体层包括多晶硅。


5.根据权利要求4所述的3D存储器件，其中，所述N型掺杂半导体层是具有均匀掺杂浓度分布的单个多晶硅层。


6.根据权利要求5所述的3D存储器件，其中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。


7.根据权利要求1-6中任一项所述的3D存储器件，其中，所述衬底是P型硅衬底。


8.根据权利要求1-6中任一项所述的3D存储器件，其中，所述衬底是N型硅衬底，并且所述P型掺杂区是P阱。


9.根据权利要求1-8中任一项所述的3D存储器件，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。


10.根据权利要求9所述的3D存储器件，其中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体沟道之间形成空穴电流路径。


11.根据权利要求1-10中任一项所述的3D存储器件，其中，所述源触点结构包括位于所述N型掺杂半导体插塞之上并且与所述N型掺杂半导体插塞接触的源触点。


12.根据权利要求1-11中任一项所述的3D存储器件，其中，所述N型掺杂半导体层的厚度在大约30nm与大约100nm之间。


13.根据权利要求1-12中任一项所述的3D存储器件，其中，所述沟道结构与所述N型掺杂半导体插塞之间的横向距离在大约40nm与大约100nm之间。


14.根据权利要求1-13中任一项所述的3D存储器件，其中，所述沟道结构延伸进入所述P型掺杂区的深度在大约50nm与大约150nm之间。


15.根据权利要求1-14中任一项所述的3D存储器件，其中，所述N型掺杂半导体插塞的被所述P型掺杂区包围的部分的横向尺寸大于所述N型掺杂半导体插塞的被所述N型掺杂半导体层包围的部分的横向尺寸。


16.一种三维(3D)存储器件，包括：
衬底的P型掺杂区；
位于所述P型掺杂区之上的包括交织的导电层和电介质层的存储堆叠层；
位于所述P型掺杂区与所述存储堆叠层之间并且具有均匀掺杂浓度分布的单个N型掺杂半导体层；以及
垂直地延伸通过所述存储堆叠层和所述N型掺杂半导体层进入所述P型掺杂区的沟道结构。


17.根据权利要求16所述的3D存储器件，其中，所述N型掺杂半导体层包括多晶硅。


18.根据权利要求16或17所述的3D存储器件，其中，所述N型掺杂半导体层的掺杂浓度在大约1017cm-3与大约1021cm-3之间。


19.根据权利要求16-18中任一项所述的3D存储器件，其中，所述沟道结构包括存储膜和半导体沟道，并且所述半导体沟道的沿所述沟道结构的侧壁的部分与所述N型掺杂半导体层接触。


20.根据权利要求19所述的3D存储器件，其中，所述3D存储器件被配置为在执行P阱体擦除操作时在所述P型掺杂区与所述沟道结构的所述半导体...

【专利技术属性】
技术研发人员：吴林春，李姗，夏志良，张坤，周文犀，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42