三维半导体存储器件制造技术

一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的电极和绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案和在半导体图案与电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层具有在半导体图案和每个电极之间的单元区域以及在半导体图案和每个绝缘层之间的单元分隔区域。单元区域的电荷存储层的一部分与隧道绝缘层物理接触。填充绝缘层在半导体图案和单元区域的电荷存储层的其余部分之间。

【技术实现步骤摘要】
三维半导体存储器件
专利技术构思涉及一种半导体器件，更具体地，涉及具有改善的可靠性的三维半导体存储器件。
技术介绍
半导体器件已经被高度集成，以提供客户期望的高性能和较低的价格。由于半导体器件的集成是确定产品价格的因素，所以对高度集成的半导体器件的需求会增加。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积决定，使得它受形成精细图案的技术水平的影响。然而，用于提高图案精细度的处理设备由于其成本会对提高二维或平面半导体器件的集成设置实际的限制。因此，已经提出具有三维布置的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的一些示例实施方式提供一种具有改善的可靠性的三维半导体存储器件。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。电荷存储层可以在单元区域中包括第一部分和其余部分。单元区域的电荷存储层的第一部分可以与隧道绝缘层物理接触。填充绝缘层可以在半导体图案和单元区域的电荷存储层的其余部分之间。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。填充绝缘层和隧道绝缘层可以在电荷存储层和半导体图案之间。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。单元区域的填充绝缘层可以在平行于基板的第一方向上具有第一厚度。单元分隔区域的填充绝缘层可以在第一方向上具有第二厚度。第二厚度可以大于第一厚度。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。单元分隔区域的底表面可以在与邻近该单元分隔区域的绝缘层的底表面的水平基本上相同的水平处。单元分隔区域的顶表面可以在邻近该单元分隔区域的绝缘层的顶表面的水平基本上相同的水平处。填充绝缘层可以从单元分隔区域的底表面朝向单元分隔区域的顶表面延伸。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的电荷存储层。所述多个电极中的每个可以包括主体部分和从主体部分朝向半导体图案突出的突出部分。主体部分和突出部分之间的边界可以与电荷存储层的外侧壁对准。外侧壁可以面对所述多个绝缘层。主体部分可以具有第一厚度。突出部分可以具有随着与半导体图案的距离减小而减小的第二厚度。突出部分的第二厚度的最大值可以与第一厚度相同或小于第一厚度。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层和在电荷存储层与半导体图案之间的隧道绝缘层。垂直绝缘层可以具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分可以包括在隧道绝缘层和电荷存储层之间的填充绝缘层。填充绝缘层可以与隧道绝缘层物理接触。填充绝缘层可以将连接部分的隧道绝缘层与连接部分的电荷存储层分隔。根据本专利技术构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层。垂直绝缘层可以具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分可以包括在半导体图案与所述多个绝缘层中的每个之间的气隙和填充绝缘层。根据本专利技术构思的一些示例实施方式，一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案以及在半导体图案与所述多个电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层以及在电荷存储层与半导体图案之间的隧道绝缘层。垂直绝缘层具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分的电荷存储层的长度大于所述成对数据存储部分之间的距离。附图说明图1示出示意图，其示出根据本专利技术构思的一些示例实施方式的三维半导体存储器件的简化配置。图2示出简化方块图，其示出根据专利技术构思的一些示例实施方式的三维半导体存储器件的单元阵列。图3示出平面图，其示出根据本专利技术构思的一些示例实施方式的三维半导体存储器件。图4示出沿着图3的线I-I'截取的剖视图。图5A示出放大剖视图，其示出图4的部分M。图5B示出简化透视图，其示出图4的部分M。图6至图11示出沿着图3的线I-I'截取的剖视图，示出根据本专利技术构思的一些示例实施方式的制造三维半导体存储器件的方法。图12A和图12B示出放大剖视图，示出图8的部分M。图13A、图13B和图13C示出放大剖视图，示出图9的部分M。图14示出放大剖视图，其示出图11的部分M。图15至图22示出图4中绘出的部分M的放大剖视图，示出根据本专利技术构思的一些示例实施方式的三维半导体存储器件。图23示出图4中绘出的部分N的放大剖视图，示出根据本专利技术构思的一些示例实施方式的三维半导体存储器件。具体实施方式现在将参照附图更全面地描述本专利技术构思，附图中示出本专利技术构思的示例实施方式。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。将理解，当一元件被称为在另一元件“上”、“附接”到、“连接”到该另一元件、与该另一元件“联接”、“接触”该另一元件等时，它可以直接在该另一元件上、直接附接到、连接到该另一元件、直接与该本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：/n堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；和/n垂直沟道结构，穿透所述堆叠结构，/n其中所述垂直沟道结构包括半导体图案和在所述半导体图案与所述多个电极之间的垂直绝缘层，/n其中所述垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层，/n其中所述垂直绝缘层具有在所述半导体图案与所述多个电极中的每个之间的单元区域以及在所述半导体图案与所述多个绝缘层中的每个之间的单元分隔区域，/n其中所述电荷存储层在所述单元区域中包括第一部分和其余部分，所述单元区域的所述电荷存储层的所述第一部分与所述隧道绝缘层物理接触，以及/n其中所述填充绝缘层在所述半导体图案和所述单元区域的所述电荷存储层的所述其余部分之间。/n

【技术特征摘要】
20190322 KR 10-2019-00330561.一种半导体存储器件，包括：
堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；和
垂直沟道结构，穿透所述堆叠结构，
其中所述垂直沟道结构包括半导体图案和在所述半导体图案与所述多个电极之间的垂直绝缘层，
其中所述垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层，
其中所述垂直绝缘层具有在所述半导体图案与所述多个电极中的每个之间的单元区域以及在所述半导体图案与所述多个绝缘层中的每个之间的单元分隔区域，
其中所述电荷存储层在所述单元区域中包括第一部分和其余部分，所述单元区域的所述电荷存储层的所述第一部分与所述隧道绝缘层物理接触，以及
其中所述填充绝缘层在所述半导体图案和所述单元区域的所述电荷存储层的所述其余部分之间。


2.根据权利要求1所述的半导体存储器件，其中
所述单元区域的底表面和与所述单元区域相邻的所述电极的底表面处于相同的水平，并且
所述单元区域的顶表面和与所述单元区域相邻的所述电极的顶表面处于相同的水平。


3.根据权利要求1所述的半导体存储器件，其中所述单元区域的所述电荷存储层的所述其余部分隔着所述填充绝缘层而与所述隧道绝缘层间隔开。


4.根据权利要求1所述的半导体存储器件，其中所述隧道绝缘层在所述电荷存储层与所述半导体图案之间。


5.根据权利要求1所述的半导体存储器件，其中所述单元分隔区域的所述填充绝缘层在所述电荷存储层与所述隧道绝缘层之间。


6.根据权利要求1所述的半导体存储器件，其中所述多个电极中的每个包括突出部分，所述突出部分突出得比所述单元分隔区域的所述电荷存储层的外侧壁更靠近所述半导体图案。


7.根据权利要求6所述的半导体存储器件，其中所述突出部分具有弯曲表面。


8.根据权利要求6所述的半导体存储器件，其中多个所述突出部分中的每个的最大厚度分别小于所述多个电极中的每个的最大厚度。


9.根据权利要求1所述的半导体存储器件，其中
所述单元区域的所述填充绝缘层在平行于所述基板的第一方向上具有第一厚度，并且
所述单元分隔区域的所述填充绝缘层在所述第一方向上具有第二厚度，所述第二厚度大于所述第一厚度。


10.根据权利要求1所述的半导体存储器件，其中所述电荷存储层在所述多个电极中的在与所述基板垂直的方向上彼此相邻的成对电极之间具有非线性的形状。


11.一种半导体存储器件，包括：
堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；和
垂直沟道结构，穿透所述堆叠结构，
其中所述垂直沟道结构包括半导体图案和在所述半导体图案与所述多个电极之间的垂直绝缘层，
其中所述垂直绝缘层包括电荷存储层、填充绝缘层和隧道绝缘层，
其中所述填充绝缘层和所述隧道绝缘层在所述电荷存储层与所述半导体图案之间，
其中所述垂直绝缘层具有在所述半导体图案与所述多个电极中的每个之间的单元区域以及在所述半导体图案与所述多个...

【专利技术属性】
技术研发人员：朴世准，李载德，张在薰，姜振圭，洪昇完，洪玉千，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR