垂直存储器件制造技术

一种垂直存储器件包括：衬底，包括单元阵列区域和延伸区域；栅电极，以多个层级一个堆叠在另一个上，其中栅电极中的每个包括垫，以及其中设置在栅电极上的垫在衬底的延伸区域上形成至少一个阶梯结构；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过栅电极中的至少一个；以及虚设栅电极组，设置在衬底的延伸区域上，其中虚设栅电极组包括虚设栅电极，其中虚设栅电极中的每个与栅电极当中的堆叠在相同层级处的对应栅电极间隔开，其中虚设栅电极组在第二方向上彼此间隔开。

【技术实现步骤摘要】
垂直存储器件
本专利技术构思的示例性实施方式涉及垂直存储器件。
技术介绍
通常，当制造VNAND闪存器件时，在牺牲层和绝缘层以交替的方式重复地堆叠之后，可以使用光致抗蚀剂图案作为蚀刻掩模来执行蚀刻工艺，以在连接到上布线的接触插塞形成在其中的延伸区域中形成具有阶梯结构的模制物，并且可以在蚀刻工艺中重复地执行减小光致抗蚀剂图案的面积的修整工艺。随着模制物的阶梯结构中包括的台阶增多，光致抗蚀剂图案可以较厚，并且工艺时间和成本可以根据修整工艺的重复而增加。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种垂直存储器件包括：衬底，包括单元阵列区域和至少部分地围绕单元阵列区域的延伸区域；多个栅电极，以多个层级一个堆叠在另一个上，其中所述层级在基本上垂直于衬底的上表面的第一方向上设置，其中所述多个栅电极中的每个在衬底的单元阵列区域和延伸区域上沿基本上平行于衬底的上表面的第二方向延伸，其中所述多个栅电极中的每个包括设置在其沿第二方向的端部处的垫，以及其中设置在栅电极上的垫在衬底的延伸区域上形成至少一个阶梯结构；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过所述多个栅电极中的至少一个；以及虚设栅电极组，设置在衬底的延伸区域上，其中虚设栅电极组包括虚设栅电极，其中虚设栅电极中的每个与所述多个栅电极当中的堆叠在相同层级处的对应栅电极间隔开，其中虚设栅电极组在第二方向上彼此间隔开。一种垂直存储器件包括：衬底，包括单元阵列区域和至少部分地围绕单元阵列区域的延伸区域；多个栅电极，以多个层级一个堆叠在另一个上，其中所述层级在基本上垂直于衬底的上表面的第一方向上设置，其中所述多个栅电极中的每个在衬底的单元阵列区域和延伸区域上沿基本上平行于衬底的上表面的第二方向延伸，其中所述多个栅电极中的每个包括设置在其沿第二方向的端部处的垫，垫设置在栅电极上以在衬底的延伸区域上形成至少一个阶梯形状；沟道，在衬底的单元阵列区域上沿第一方向延伸穿过所述多个栅电极中的至少一个；以及多个虚设栅电极，设置在衬底的延伸区域上，其中虚设栅电极分别与所述多个栅电极中的堆叠在相同层级处的对应的第一栅电极间隔开，以及其中虚设栅电极被堆叠为形成阶梯形状，该阶梯形状与由对应于虚设栅电极的第一栅电极的垫形成的阶梯形状关于在这两个阶梯形状之间并且在与第二方向交叉的第三方向上延伸的线对称。一种垂直存储器件包括：衬底，包括第一区域和至少部分地围绕第一区域的第二区域；多个栅电极，以多个层级一个堆叠在另一个上，其中所述层级在基本上垂直于衬底的上表面的第一方向上设置，其中所述多个栅电极中的每个在衬底的第一区域和第二区域上沿基本上平行于衬底的上表面的第二方向延伸，其中所述多个栅电极中的每个包括设置在其沿第二方向的端部处的垫，垫设置在所述多个栅电极上以在衬底的第二区域上形成至少一个阶梯形状；沟道，在衬底的第一区域上沿第一方向延伸穿过所述多个栅电极中的至少一个；多个虚设栅电极组，设置在衬底的第二区域上，其中虚设栅电极组包括虚设栅电极，其中每个虚设栅电极与所述多个栅电极当中的堆叠在相同层级处的对应栅电极间隔开；以及接触插塞，分别接触所述多个栅电极的上部，其中没有接触插塞接触任何虚设栅电极的上部。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的以上和另外的特征将变得更加明显，附图中：图1至图34是示出根据本专利技术构思的一示例性实施方式的制造垂直存储器件的方法的俯视图、剖视图和透视图。具体地，图1和图24是俯视图，图2、图4、图17-23和图25-33是剖视图，图3、图5-16和图34是示出根据本专利技术构思的一示例性实施方式的制造垂直存储器件的方法的透视图。图24是图1的区域X的俯视图，图18-23和图25是示出图1的区域X的阶梯结构的垂直轮廓的剖视图，图3、图5-16和图34是图1的区域X的透视图。图4、图17-23、图25-28、图30和图33是沿图1的线A-A’截取的剖视图，图29和图31-32是沿图1的线B-B’截取的剖视图，图2是沿图1的线C-C’截取的剖视图。图35至图44是示出根据本专利技术构思的一示例性实施方式的制造垂直存储器件的方法的剖视图和透视图。图45至图47是示出根据本专利技术构思的一示例性实施方式的制造垂直存储器件的方法的透视图。具体实施方式在下文中，将参照附图详细说明本专利技术构思的示例性实施方式。在下文中，基本上垂直于衬底的上表面的方向可以是第一方向，基本上平行于衬底的上表面且彼此交叉的两个方向可以分别是第二方向和第三方向。例如，第二方向和第三方向可以基本上彼此垂直。参照图1，衬底600可以包括第一区域I和至少部分地围绕第一区域I的第二区域II。例如，衬底600可以包括硅、锗、硅锗、或诸如GaP、GaAs、GaSb等的III-V族化合物。在本专利技术构思的一示例性实施方式中，衬底600可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在本专利技术构思的一示例性实施方式中，衬底600的第一区域I可以是其中可形成存储单元的单元阵列区域，衬底600的第二区域II可以是其中可形成连接到存储单元的接触插塞的阶梯区域。第二区域II可以在第二方向和第三方向中的每个方向上从第一区域I延伸或连接到第一区域I，因而可以被称为延伸区域(或连接区域)。在本专利技术构思的一示例性实施方式中，垂直存储器件可以具有外围上单元(COP)结构。例如，用于驱动存储单元的电路图案可以不形成在存储单元的外围，而是可以形成在存储单元下方。因此，电路图案区域和单元阵列区域可以垂直地堆叠在衬底600上，并且电路图案也可以被称为下电路图案。然而，本专利技术构思可以不限于此，即使垂直存储器件具有COP结构，衬底600也还可以包括其中可形成至少一些电路图案的至少部分地围绕第二区域II的外围电路区域。图1所示的区域X是衬底600的第二区域II的一部分。在本专利技术构思的一示例性实施方式中，多个区域X可以在第三方向上设置。参照图2，电路图案可以形成在衬底600上，第一下绝缘中间层660和第二下绝缘中间层730可以形成在衬底600上以覆盖电路图案。衬底600可以包括其上可形成隔离图案610的场区域以及其上可不形成隔离图案的有源区域。隔离图案610可以通过例如浅沟槽隔离(STI)工艺形成，并且可以包括氧化物，例如硅氧化物。电路图案可以包括晶体管、下接触插塞、下布线、下通路等。例如，晶体管包括在衬底600上的下栅极结构650以及在衬底600的上部处且与晶体管的可形成在衬底中的有源区域相邻的第一杂质区域605。第一杂质区域605可以与下栅极结构650相邻地形成。下栅极结构650可以包括顺序地堆叠的下栅极绝缘图案620、下栅电极630和下栅极掩模640。第一下绝缘中间层660可以形成在衬底600上并且可以覆盖晶体管，下接触插塞670可以延伸穿过第一下绝缘中间层660以接触第一杂质区域605或下栅电极630。第一下布线680可以形成在第一下绝缘中间层660上以接触下接触插塞670的上表面。第一下通路690、第二下本文档来自技高网...

【技术保护点】
1.一种垂直存储器件，包括：/n衬底，包括单元阵列区域和至少部分地围绕所述单元阵列区域的延伸区域；/n多个栅电极，以多个层级一个堆叠在另一个上，其中所述层级在基本上垂直于所述衬底的上表面的第一方向上设置，其中所述多个栅电极中的每个在所述衬底的所述单元阵列区域和所述延伸区域上沿基本上平行于所述衬底的所述上表面的第二方向延伸，其中所述多个栅电极中的每个包括设置在其沿所述第二方向的端部处的垫，以及其中设置在所述栅电极上的所述垫在所述衬底的所述延伸区域上形成至少一个阶梯结构；/n沟道，在所述衬底的所述单元阵列区域上沿所述第一方向延伸穿过所述多个栅电极中的至少一个；以及/n虚设栅电极组，设置在所述衬底的所述延伸区域上，其中所述虚设栅电极组包括虚设栅电极，其中所述虚设栅电极中的每个与所述多个栅电极当中的堆叠在相同层级处的对应栅电极间隔开，/n其中所述虚设栅电极组在所述第二方向上彼此间隔开。/n

【技术特征摘要】
20190319 KR 10-2019-00313971.一种垂直存储器件，包括：
衬底，包括单元阵列区域和至少部分地围绕所述单元阵列区域的延伸区域；
多个栅电极，以多个层级一个堆叠在另一个上，其中所述层级在基本上垂直于所述衬底的上表面的第一方向上设置，其中所述多个栅电极中的每个在所述衬底的所述单元阵列区域和所述延伸区域上沿基本上平行于所述衬底的所述上表面的第二方向延伸，其中所述多个栅电极中的每个包括设置在其沿所述第二方向的端部处的垫，以及其中设置在所述栅电极上的所述垫在所述衬底的所述延伸区域上形成至少一个阶梯结构；
沟道，在所述衬底的所述单元阵列区域上沿所述第一方向延伸穿过所述多个栅电极中的至少一个；以及
虚设栅电极组，设置在所述衬底的所述延伸区域上，其中所述虚设栅电极组包括虚设栅电极，其中所述虚设栅电极中的每个与所述多个栅电极当中的堆叠在相同层级处的对应栅电极间隔开，
其中所述虚设栅电极组在所述第二方向上彼此间隔开。


2.根据权利要求1所述的垂直存储器件，其中所述虚设栅电极组中的每个包括在所述第一方向上堆叠在多个层级处的多个虚设栅电极。


3.根据权利要求2所述的垂直存储器件，其中所述虚设栅电极组中的每个具有在基本上垂直于所述衬底的所述上表面的所述第一方向上延伸的第一侧壁。


4.根据权利要求3所述的垂直存储器件，其中所述虚设栅电极组中的至少一个具有在所述第二方向上延伸并且具有阶梯形状的第二侧壁。


5.根据权利要求4所述的垂直存储器件，其中所述虚设栅电极组中的所述至少一个的在所述第二方向上的所述第二侧壁的所述阶梯形状与由所述多个栅电极中的第一栅电极的所述垫形成的第一阶梯结构的阶梯形状关于在所述第二侧壁的所述阶梯形状与所述第一阶梯结构之间沿与平行于所述衬底的所述上表面的所述第二方向交叉的第三方向延伸的线对称。


6.根据权利要求5所述的垂直存储器件，其中与所述虚设栅电极组中的至少一个远离所述衬底的所述单元阵列区域相比，第二栅电极的所述垫更远离所述衬底的所述单元阵列区域，由所述第二栅电极的所述垫形成的第二阶梯结构的阶梯形状与由所述第一栅电极的所述垫形成的所述第一阶梯结构的所述阶梯形状基本相同。


7.根据权利要求2所述的垂直存储器件，其中所述虚设栅电极组中的每个具有在所述第一方向上延伸的侧壁，其中所述侧壁相对于所述衬底的所述上表面倾斜。


8.根据权利要求1所述的垂直存储器件，其中所述虚设栅电极中的包括在所述虚设栅电极组当中的第一虚设栅电极组中的虚设栅电极堆叠在与堆叠所述虚设栅电极中的包括在所述虚设栅电极组当中的第二虚设栅电极组中的虚设栅电极的层级相同或比该层级高的层级处，其中所述第二虚设栅电极组比所述第一虚设栅电极组离所述衬底的所述单元阵列区域更远。


9.根据权利要求8所述的垂直存储器件，其中所述虚设栅电极中的包括在所述虚设栅电极组当中的所述第二虚设栅电极组中的虚设栅电极堆叠在与堆叠所述虚设栅电极中的包括在所述虚设栅电极组当中的第三虚设栅电极组中的虚设栅电极的层级相同或比该层级高的层级处，其中所述第三虚设栅电极组比所述第二虚设栅电极组离所述衬底的所述单元阵列区域更远。


10.根据权利要求1所述的垂直存储器件，其中所述虚设栅电极中的虚设栅电极在基本上平行于所述衬底的所述上表面并且基本上垂直于所述第二方向的第三方向上以阶梯形状堆叠。


11.根据权利要求1所述的垂直存储器件，其中所述虚设栅电极中的虚设栅电极在所述第二方向上以阶梯形状堆叠。


12.根据权利要求1所述的垂直存储器件，还包括接触插塞，所述接触插塞中的每个在所述第一方向上延伸，其中所述接触插塞接触对应栅电极的所述垫并向其施加信号。


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【专利技术属性】
技术研发人员：白石千，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR