电路包括时间‑数字转换器(TDC)(102)，以产生输出信号，该输出信号是到TDC(102)的第一输入时钟和到TDC(102)的第二输入时钟之间的时间差的函数。第一延迟线(502)将时间延迟加到第三时钟以产生第一输入时钟。伪随机二进制序列发生器(504)生成伪随机二进制位序列(PRBS)，以改变由第一延迟线加到第三时钟的时间延迟量。
【技术实现步骤摘要】
【国外来华专利技术】整数模式数字锁相环的摆动减少
技术介绍
数字锁相环(DPLL)通常包括时间-数字转换器(TDC)，以确定输入参考时钟和反馈时钟之间的相位差。来自TDC的输出用于控制电压或电流控制振荡器(VCO)，以保持DPLL的输出时钟相对于输入参考时钟处于锁相状态。
技术实现思路
在一个示例中，电路包括时间数字转换器(TDC)，以产生输出信号，该输出信号是到TDC的第一输入时钟和到TDC的第二输入时钟之间的时间差的函数。还包括第一延迟线以将时间延迟加到第三时钟以产生第一输入时钟。伪随机二进制序列发生器生成伪随机二进制位序列，该伪随机二进制位序列用于改变由第一延迟线加到第三时钟的时间延迟量。附图说明图1说明了根据一个示例的包括时间数字转换器(TDC)的数字锁相环。图2示出了TDC的示例电路实施方式。图3说明了输入参考时钟和反馈时钟之间的相位差。图4说明了相位差随时间的摆动。图5示出了将伪随机时间延迟加入输入参考时钟的示例。图6示出了包括伪随机二进制序列发生器的示例电路。图7示出了向输入参考时钟引入伪随机延迟的电路的示例实施方式。图8是与图7的示例电路相对应的时序图。图9说明了向输入参考时钟引入伪随机延迟的优势。图10说明了将伪随机延迟引入到输入参考时钟和反馈时钟二者。具体实施方式TDC具有有限分辨率(例如，100ps)。在VCO输出时钟频率和参考时钟之间存在整数关系并假定相位锁定的情况下，输入时钟边沿和反馈时钟边沿始终对齐。由于TDC的分辨率受到限制，并且TDC不能确定小于TDC分辨率值的相位差，因此“死区”存在于TDC的分辨率内。由于死区，输出相位可能在TDC分辨率边界之间反弹(摆动)。对于100ps的TDC分辨率，输出相位可能在100ps和0ps之间摆动，因为100psTDC无法区分任何更细的相位梯度。这种摆动会引起抖动、漂移和低频噪声的增加，从而对TDC、使用TDC的任何DPLL以及依赖DPLL精度的任何系统的性能产生不利影响。本文描述的示例改变参考和/或输入时钟边沿。总延迟变化大于相应TDC的分辨率。例如，对于100psTDC，延迟可以是150ps。在一些示例中，增加的延迟量是伪随机的。作为增加的延迟的结果，来自TDC的输出信号包括噪声，该噪声被平均到接近0的值，从而消除或至少减少任何摆动。伪随机延迟可以使用由多位伪随机数发生器控制的延迟线来实现。还可以使用MASHΣΔ噪声整形电路代替伪随机数发生器来执行伪随机延迟的附加整形。图1提供了在数字锁相环(DPLL)100中使用TDC电路的一个示例。图1的示例DPLL100包括延迟101、TDC电路102、数字滤波器103、模拟锁相环(APLL)105和分频器107。来自APLL的输出信号(OUT)106是由APLL105生成并与输入参考时钟(REFCLK)相位对准的周期信号。因此，APLL105是压控振荡器(VCO)。OUT106的频率可以是比REFCLK更高的频率，因此包括分频器107以对频率进行下分频以匹配输入参考时钟的频率。来自分频器107的输出信号是反馈时钟(FBCLK)。TDC电路102用于确定输入参考时钟的对应边沿与来自分频器107的FBCLK之间的时间。数字滤波器103对TDC的输出计数值进行滤波以生成频率控制信号104，以通过APLL105调整OUT106的频率和/或相位。APLL105的OUT106也被用作高速时钟(HSCLK)，以对输入参考时钟和FBCLK进行采样。术语“高速”不应解释为赋予HSCLK任何特定的频率，除非其频率通常大于输入参考时钟或反馈时钟的频率。延迟101向REFCLK引入延迟。下文提供延迟101的实施方式和优势。图2示出了TDC电路102的示例。公开的TDC电路102包括TDC触发电路(TDC_TRIG)110和115、触发器120和125、逻辑门130、同步电路133、纹波计数器150、TDC计算电路155和停止信号生成电路180。TDC电路102确定输入参考时钟(REFCLK)和反馈时钟(FBCLK)两者的对应边沿之间的时间差。REFCLK被提供给TDC触发电路110的输入并且FBCLK被提供给TDC触发电路115的输入。TDC触发电路110、115中的每一个的另一输入是高速时钟(HSCLK)。每个TDC触发电路110、115将其输入信号(REFCLK或FBCLK)与HSCLK的边沿同步。当REFCLK高并且HSCLK从低转换到高时，来自TDC触发电路110的输出信号111被指定为REF触发且从低转换到高(或者反之亦然，取决于哪个被认为是有效沿)。也就是说，REFCLK从低转换到高会在HSCLK的下一个有效沿上引起REF触发中的对应转换。类似地，当FBCLK高并且HSCLK从低转换到高时，来自TDC触发电路115的输出信号116被指定为反馈触发且从低转换到高。也就是说，FBCLK从低转换到高会在HSCLK的下一个有效沿上引起反馈触发中的对应转换。逻辑门130在图1的示例中被示出为异或门(且在本文中被称为异或门130)，但是可以被实现为其他逻辑门或逻辑门的组合。异或门130的输入包括REF触发信号111和反馈触发信号116。异或门130的输出被提供给同步电路133。当REF触发以及反馈触发信号111和116中的一者而非两者为逻辑高时，即，当出现REFCLK或FBCLK的最早上升沿时，异或门130的输出为逻辑高。同步电路133包括D触发器138和与门140。D触发器138包括数据输入(D)、时钟输入和时钟输出(Q)。来自异或门130的输出信号被提供给触发器138的D输入。HSCLK被提供给D触发器的时钟输入，并且输出Q耦合到与门140的输入。与门140的另一输入还接收HSCLK。当接收到REF触发111或反馈触发116的首个有效沿时，异或门130的输出变为逻辑高。在HSCLK的下一个有效沿上，触发器138的D输入上的逻辑高被锁存到触发器的输出Q，并且HSCLK仍然为高引起与门140的同步输出信号141为高。与门140的输出表示为纹波计数器150的输入。在一些示例中，纹波计数器150被实现为包括多个串联连接的触发器的异步计数器，其中输入触发器由外部时钟进行计时，且每个后续触发器由前一个触发器的输出进行计时。对纹波计数器150的输入触发器进行计时的外部时钟是来自与门140的同步输出信号141。纹波计数器150的计数输出151作为输入被提供为TDC计算电路155。TDC计算电路包括数字计数器158、触发器160、165、170、175、二进制补码电路174和多路复用器176。数字计数器158对来自纹波计数器150的输出151的有效沿进行计数，并提供输出计数值159。纹波计数器150和数字计数器158的组合表示计数器电路。仍然参考图2的示例，停止信号生成电路180包括与门182、延迟元件184和D触发器186。与门182的输入包括分别来自TDC触发电路110和115的REF触发信号111和反馈触发信号116。本文档来自技高网...
【技术保护点】
1.一种电路，包括：/n时间数字转换器，用于产生在到所述TDC的第一输入时钟和到所述TDC的第二输入时钟之间的时间差的函数的输出信号；/n第一延迟线，用于将时间延迟加到第三时钟以产生所述第一输入时钟；以及/n伪随机二进制序列发生器，用于生成伪随机二进制位序列，所述伪随机二进制位序列用于改变由所述第一延迟线加到所述第三时钟的所述时间延迟量。/n
【技术特征摘要】
【国外来华专利技术】20180309 US 62/640,601;20181210 US 16/214,1791.一种电路，包括：
时间数字转换器，用于产生在到所述TDC的第一输入时钟和到所述TDC的第二输入时钟之间的时间差的函数的输出信号；
第一延迟线，用于将时间延迟加到第三时钟以产生所述第一输入时钟；以及
伪随机二进制序列发生器，用于生成伪随机二进制位序列，所述伪随机二进制位序列用于改变由所述第一延迟线加到所述第三时钟的所述时间延迟量。
2.根据权利要求1所述的电路，其中，所述第一延迟线包括比较器和斜坡发生器电路。
3.根据权利要求1所述的电路，其中，所述第一延迟线包括电阻式数模转换器、比较器、斜坡发生器电路以及触发器。
4.根据权利要求3所述的电路，其中，所述斜坡发生器电路包括电流源设备、电容器和晶体管开关，所述晶体管并联连接至所述电容器。
5.根据权利要求3所述的电路，其中，所述触发器包括耦合到所述比较器的输出的时钟输入，并且所述触发器还包括经耦合以接收所述第三时钟的数据输入。
6.根据权利要求5所述的电路，其中，所述触发器包括耦合到所述斜坡发生器电路的输出。
7.根据权利要求1所述的电路，其中：
所述第一延迟线包括电阻式数模转换器、比较器和斜坡发生器电路。
所述RDAC耦合到所述比较器的输入；以及
基于所述伪随机二进制位序列，所述RDAC将生成模拟电压。
8.根据权利要求7所述的电路，其中，所述斜坡发生器电路耦合到所述比较器的另一输入，并且所述斜坡发生器将生成响应于所述第三时钟的边沿的斜坡信号。
9.根据权利要求1所述的电路，还包括将延迟加到所述第二时钟的第二延迟线。
10.根据权利要求9所述的电路，其中，来自所述伪随机二进制序列发生器的所述伪随机二进制位序列将用于改变由所述第二延迟线加到所述第二时钟的所述时间延迟量。
11.一种数字锁相环，包括：
模拟锁相环，用于生成输出时钟；
时间数字转换器，用于产生在输入参考时钟与从所述输出时钟得到的时钟之间...
【专利技术属性】
技术研发人员：J·贾纳德哈南，E·P·林格伦，H·姚，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。