半导体装置及其制造方法制造方法及图纸

半导体装置具备半导体部、在上述半导体部的背面及表面设置的第1电极、第2电极、在上述表面侧设置的沟槽的内部的控制电极及场板。上述半导体部包含第1导电型的第1层及第3层、第2导电型的第2层。上述第2层设置于上述第1层与上述第2电极之间，上述第3层选择性地设置于上述第2层与上述第2电极之间。上述场板通过第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘。上述控制电极经由上述第1绝缘膜而从上述半导体部电绝缘。上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。

【技术实现步骤摘要】
半导体装置及其制造方法
实施方式涉及半导体装置及其制造方法。
技术介绍
作为半导体装置之一的沟槽栅极型MOSFET中，存在具有将栅极电极及场板配置在栅极沟槽的内部的构造的沟槽栅极型MOSFET。例如，为了降低MOSFET的沟道电阻，优选使沟槽栅极高密度化并使反型沟道较宽，但沟槽栅极之间的电流的流路变窄，导致导通电阻上升的情况存在。对此，通过提高漂移层的杂质浓度能够避免导通电阻的上升，但MOSFET的截止状态下的耐压降低。因此，为了实现低导通电阻和高耐压，在栅极沟槽的内部配置场板。但是，若配置场板，则漏极源极电极间的寄生电容变大。现有技术文献专利文献专利文献1：日本特开2017－162909号公报
技术实现思路
实施方式提供能够降低包含场板的沟槽栅极构造中的源极漏极间电容的半导体装置及其制造方法。根据一个实施方式，半导体装置具备：半导体部，包括第1导电型的第1半导体层；第1电极，设置于上述半导体部的背面；第2电极，设置于上述半导体部的表面；控制电极，配置于上述第2电极与上述半导体部之间，并配置于在上述半导体部的上述表面侧设置的沟槽的内部，经由第1绝缘膜而从上述半导体部电绝缘；以及场板，设置于上述沟槽的内部。上述场板位于上述第1电极与上述控制电极之间，通过上述第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘，经由第3绝缘膜而从上述控制电极电绝缘。上述半导体部还包括：第2导电型的第2半导体层，设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜而与上述控制电极相对；和第1导电型的第3半导体层，选择性地设置于上述第2半导体层与上述第2电极之间。上述第1绝缘膜包含位于上述第1半导体层与上述第2绝缘膜之间的部分，上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。附图说明图1是表示实施方式的半导体装置的示意剖视图。图2是表示实施方式的半导体装置的制造过程的示意剖视图。图3是表示继图2之后的制造过程的示意剖视图。图4是表示继图3之后的制造过程的示意剖视图。图5是表示继图4之后的制造过程的示意剖视图。图6是表示继图5之后的制造过程的示意剖视图。图7是表示继图6之后的制造过程的示意剖视图。图8是表示实施方式的变形例涉及的半导体装置的示意剖视图。符号说明1、2…半导体装置，10…半导体部，11…n型漂移层，13…p型扩散层，15…n型源极层，17…p型接触层，19…n型漏极层，20…漏极电极，30…源极电极，30e…接触部，40…栅极电极，40f、50f…导电膜，45、55、57…绝缘膜，47…层间绝缘膜，50…场板，100…硅晶片，CT…接触沟槽，GT…栅极沟槽。具体实施方式以下，参照附图对实施的方式进行说明。对附图中的同一部分，附以同一符号并将其详细的说明适当省略，对不同的部分进行说明。另外，附图是示意性的或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等未必与现实的相同。另外，即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。并且，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方并将其相反方向作为下方进行说明的情况。图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1例如是功率MOSFET，具有沟槽栅极构造。如图1所示，半导体装置1包括半导体部10、漏极电极20、源极电极30、栅极电极40及场板50。半导体部10例如是硅。漏极电极20设置于半导体部10的背面上。源极电极30设置于半导体部10的表面侧。栅极电极40配置于半导体部10与源极电极30之间。栅极电极40配置于在半导体部10的表面侧设置的栅极沟槽GT的内部。栅极电极40经由绝缘膜45而从半导体部10电绝缘。另外，栅极电极40经由层间绝缘膜47而从源极电极30电绝缘。场板50配置于栅极沟槽GT的内部，并位于漏极电极20与栅极电极40之间。场板50通过包含绝缘膜45和绝缘膜55的层叠构造的绝缘膜而从半导体部10电绝缘。绝缘膜55具有比绝缘膜45的介电常数低的介电常数。绝缘膜55位于绝缘膜45与场板50之间。另外，场板50经由绝缘膜57而从栅极电极40电绝缘。绝缘膜45设置为，其上端与层间绝缘膜47接触。绝缘膜55及绝缘膜57分别具有与栅极电极40接触的上端。绝缘膜55及绝缘膜57的上端沿着栅极电极40的下表面而排列。如图1所示，半导体部10包括n型漂移层11、p型扩散层13、n型源极层15、p型接触层17及n型漏极层19。p型扩散层13设置于n型漂移层11与源极电极30之间。p型扩散层13设置为隔着绝缘膜45而与栅极电极40相对。即，位于p型扩散层13与栅极电极40之间的绝缘膜45的一部分作为栅极绝缘膜发挥功能。n型源极层15选择性地设置于p型扩散层13与源极电极30之间。n型源极层15包含比n型漂移层11的n型杂质高浓度的n型杂质。p型接触层17例如选择性地设置于p型扩散层13之中。p型接触层17包含比p型扩散层13的p型杂质高浓度的p型杂质。p型接触层17设置为，将p型扩散层13与源极电极30电连接。在本例中，源极电极30具有延伸到从层间绝缘膜47的上表面直到p型扩散层13的深度的接触沟槽CT的内部的接触部30e。接触部30e设置为，与n型源极层15及p型接触层17接触。源极电极30经由接触部30e而与n型源极层15及p型接触层17电连接。n型漏极层19设置于n型漂移层11与漏极电极20之间。n型漏极层19包含比n型漂移层11的n型杂质高浓度的n型杂质。漏极电极20与n型漏极层19电连接。在本实施方式中，场板50位于n型漂移层11之中，例如通过未图示的部分而与源极电极30电连接。场板50通过包含绝缘膜45和绝缘膜55的层叠构造的绝缘膜而从n型漂移层11电绝缘。绝缘膜55具有比绝缘膜45的介电常数低的介电常数。由此，能够减小漏极电极20与源极电极30之间的寄生电容即漏极源极间电容。绝缘膜45例如是硅氧化膜。绝缘膜55是与绝缘膜45的氧化硅相比原子密度低的多孔质的硅氧化膜、所谓多孔的硅氧化膜。另外，绝缘膜55例如包含SiOC等的Low－k材料。绝缘膜55例如包含在使用透过型电子显微镜(TEM)的测定时表现出比绝缘膜45低亮度的材料。参照图2的(a)～图7的(b)，说明半导体装置1的制造方法。图2的(a)～图7的(b)是依次表示实施方式的半导体装置1的制造过程的示意剖视图。如图2的(a)所示，在硅晶片100的表面侧形成栅极沟槽GT。栅极沟槽GT例如通过使用未图示的蚀刻掩模，通过RIE(ReactiveIonEtching)将硅晶片100选择性地去除而形成。硅晶片100例如包含与n型漂移层11本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：/n半导体部，包括第1导电型的第1半导体层；/n第1电极，设置于上述半导体部的背面；/n第2电极，设置于上述半导体部的表面；/n控制电极，配置于上述第2电极与上述半导体部之间，并配置于在上述半导体部的上述表面侧设置的沟槽的内部，经由第1绝缘膜而从上述半导体部电绝缘；以及/n场板，设置于上述沟槽的内部，位于上述第1电极与上述控制电极之间，通过上述第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘，经由第3绝缘膜而从上述控制电极电绝缘，/n上述半导体部还包括：第2导电型的第2半导体层，设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜而与上述控制电极相对；和第1导电型的第3半导体层，选择性地设置于上述第2半导体层与上述第2电极之间，/n上述第1绝缘膜包含位于上述第1半导体层与上述第2绝缘膜之间的部分，上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。/n

【技术特征摘要】
20190319 JP 2019-0511591.一种半导体装置，具备：
半导体部，包括第1导电型的第1半导体层；
第1电极，设置于上述半导体部的背面；
第2电极，设置于上述半导体部的表面；
控制电极，配置于上述第2电极与上述半导体部之间，并配置于在上述半导体部的上述表面侧设置的沟槽的内部，经由第1绝缘膜而从上述半导体部电绝缘；以及
场板，设置于上述沟槽的内部，位于上述第1电极与上述控制电极之间，通过上述第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘，经由第3绝缘膜而从上述控制电极电绝缘，
上述半导体部还包括：第2导电型的第2半导体层，设置于上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜而与上述控制电极相对；和第1导电型的第3半导体层，选择性地设置于上述第2半导体层与上述第2电极之间，
上述第1绝缘膜包含位于上述第1半导体层与上述第2绝缘膜之间的部分，上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。


2.如权利要求1所述的半导体装置，其中，
上述第2绝缘膜具有比上述第1绝缘膜的原子密度低的原子密度。


3.如权利要求1所述的半导体装置，其中，
上述第3绝缘膜包含与上述第2绝缘膜相同的材料。


4.如权利要求1所述的半导体装置，其中，
上述场板位于上述第1半导体层中，通过上述第1绝缘膜和上述第2绝缘膜而从上述第1半导体层电绝缘。


5.如权利要求1所述的半导体装置，其中，
上述第1绝缘膜包含氧化硅，上述第2绝缘膜包含SiOC。


6.如权利要求5所述的半导体装置，其中，
上述第3绝缘膜包含SiOC。


7.如权利要求1所述的半导体装置，其中，
上述第2绝缘膜具有与上述控制电极接触的第1端，
上述第3绝缘膜具有与上述控制电极接触的第2端，
上述第1端及上述第2端沿着上述控制电极的下表面排列。


8.如权利要求1所述的半导体装置，其中，
上述第3绝缘膜在从上述第1电极朝向上述第2电极的第1方向上在上述控制电极中...

【专利技术属性】
技术研发人员：菊地拓雄，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本;JP