半导体装置制造方法及图纸

实施方式使半导体装置的特性提高。实施方式的半导体装置具备：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在第1半导体层之上；第2导电型的第3半导体层，设置在第2半导体层之上；第1导电型的第4半导体层，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。

【技术实现步骤摘要】
半导体装置本申请主张以日本专利申请2019－47784号(申请日：2019年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
作为使沟槽型场板电极构造的功率MOSFET的单元耐压和导通电阻提高的构造，已知有将连接在源极上的场板电极埋入到条状的沟槽内的构造。但是，有即使在元件区域中耐压提高、由绝缘膜绝缘的栅极电极－场板电极间也被栅极－源极偏压破坏的课题。此外，有栅极电极－场板电极间的寄生电容使开关损失增加的课题。
技术实现思路
本专利技术的一技术方案提供一种特性良好的半导体装置。根据本技术方案，提供一种半导体装置，具备：第1导电型的第1半导体层；第2半导体层，是第1导电型，设置在第1半导体层之上；第3半导体层，是第2导电型，设置在第2半导体层之上；第4半导体层，是第1导电型，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，/n具备：/n第1导电型的第1半导体层；/n第2半导体层，是第1导电型，设置在上述第1半导体层之上；/n第3半导体层，是第2导电型，设置在上述第2半导体层之上；/n第4半导体层，是第1导电型，设置在上述第3半导体层之上；/n场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导体层中的沟槽内隔着第1绝缘膜设置；/n第1电极，隔着第3绝缘膜与上述第3半导体层对置而设置在上述沟槽内；以及/n第2绝缘膜，在上述沟槽内以被上述第1电极夹着的方式设置，被上述第1电极的下端夹着的第1部分的宽度大于被上述第1电极的中央夹着的第2部分的宽度。/n

【技术特征摘要】
20190314 JP 2019-0477841.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体层；
第2半导体层，是第1导电型，设置在上述第1半导体层之上；
第3半导体层，是第2导电型，设置在上述第2半导体层之上；
第4半导体层，是第1导电型，设置在上述第3半导体层之上；
场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导体层中的沟槽内隔着第1绝缘膜设置；
第1电极，隔着第3绝缘膜与上述第3半导体层对置而设置在上述沟槽内；以及
第2绝缘膜，在上述沟槽内以被上述第1电极夹着的方式设置，被上述第1电极的下端夹着的第1部分的宽度大于被上述第1电极的中央夹着的第2部分的宽度。


2.如权利要求1所述的半导体装置，其特征在于，
上述第2绝缘膜的第1部分的宽度是上述第2绝缘膜的第2部分的宽度的1.10倍以上且3.00倍以下。


3.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体层；
第2半导体层，是第1导电型，设置在上述第1半导体层之上；
第3半导体层，是第2导电型，设置在上述第2半导体层之上；
第4半导体层，是第1导电型，设置在上述第3半导体层之上；
第1场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导...

【专利技术属性】
技术研发人员：西胁达也，一关健太郎，加藤浩朗，西口俊史，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本;JP