半导体装置制造方法及图纸

实施方式使半导体装置的特性提高。实施方式的半导体装置具备：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在第1半导体层之上；第2导电型的第3半导体层，设置在第2半导体层之上；第1导电型的第4半导体层，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。

【技术实现步骤摘要】
半导体装置本申请主张以日本专利申请2019－47784号(申请日：2019年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
作为使沟槽型场板电极构造的功率MOSFET的单元耐压和导通电阻提高的构造，已知有将连接在源极上的场板电极埋入到条状的沟槽内的构造。但是，有即使在元件区域中耐压提高、由绝缘膜绝缘的栅极电极－场板电极间也被栅极－源极偏压破坏的课题。此外，有栅极电极－场板电极间的寄生电容使开关损失增加的课题。
技术实现思路
本专利技术的一技术方案提供一种特性良好的半导体装置。根据本技术方案，提供一种半导体装置，具备：第1导电型的第1半导体层；第2半导体层，是第1导电型，设置在第1半导体层之上；第3半导体层，是第2导电型，设置在第2半导体层之上；第4半导体层，是第1导电型，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；以及第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。附图说明图1、图2是一实施方式的半导体装置100的剖面图。图3～图13是一实施方式的半导体装置100的工序图。图14、图15是一实施方式的半导体装置200的剖面图。图16～图19是一实施方式的半导体装置200的工序图。图20是一实施方式的半导体装置201的剖面图。具体实施方式以下，参照附图对本公开的一实施方式进行说明。另外，在本说明书附带的附图中，为了图示和理解容易的方便，适当使比例尺及纵横的尺寸比与实物不同而进行夸张显示。以下，使用附图说明实施方式。另外，在附图中，对相同或类似的部位，赋予相同或类似的标号。在本说明书中，有时对于相同或类似的部件赋予相同的标号，省略重复的说明。在本说明书中，为了表示零件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念并不一定是表示与重力的方向的关系的用语。进而，确定在本说明书中使用的形状、几何学的条件及它们的程度的例如关于“平行”、“正交”、“相同”等的用语、长度及角度的值等，不限于严格的意义，而是解释为包含能够期待同样的功能的程度的范围。在本说明书中，n+、n、n－及p+、p、p－的表述表示各导电型中杂质浓度的相对的高低。即，n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。此外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型的杂质浓度相对较低。另外，也有将n+和n－仅记作n型、此外将p+和p－仅记作p型的情况。此外，以下将第1导电型记作n型，将第2导电型记作p型。优选第1导电型是p型，第2导电型是n型。如果第1导电型是p型、第2导电型是n型也可以实施。(第1实施方式)第1实施方式涉及半导体装置。在图1中表示有关一实施方式的半导体装置100的剖面图。第1方向X、第2方向Y、第3方向Z分别交叉。第1方向X、第2方向Y、第3方向Z优选的是分别正交的方向。半导体装置100例如功率是MOSFET。图1的半导体装置100具备：第1导电型的第1半导体层(漏极层)1；第2半导体层(漂移层)2，是第1导电型，设置在第1半导体层1之上；第3半导体层(基极层)3，是第2导电型，设置在第2半导体层2之上；第4半导体层(源极层)4，是第1导电型，设置在第3半导体层3之上；场板电极6，沿从第4半导体层4朝向第2半导体层2的第1方向X延伸，位于设置在第2半导体层2、第3半导体层3及第4半导体层4且底部位于第2半导体层2中的沟槽T1内的第1半导体层1侧，隔着第1绝缘膜(FP绝缘膜)7设置；以及第1电极(栅极电极)8，位于沟槽T1内的第4半导体层4侧，夹着第2绝缘膜(聚氧化膜)9，隔着设置在沟槽T1外周侧的第3绝缘膜(栅极绝缘膜)10设置。在图2中表示有关一实施方式的半导体装置101的剖面图。图2的半导体装置101是半导体装置100的变形例。在图1的半导体装置100中，场板电极6的上部侧被第2绝缘膜9夹着，但是在图2的半导体装置101中，场板电极6的上部侧没有被第2绝缘膜9夹着。第1导电型的第1半导体层(漏极层)1例如是n型(n+型)的硅层。漏极层1的一方的面上设置有第2半导体层2。在漏极层1的与设置有第2半导体层4的面相反侧的面上，例如设置有第2电极(漏极电极)12。漏极电极12例如是钛(Ti)、镍(Ni)、金(Au)、银(Ag)、铝(Al)等。第1导电型的第2半导体层(漂移层)2例如是n型(n－型)的硅层。漂移层2设置在漏极层1之上。漏极层1和漂移层2在第1方向X上层叠。漂移层2具有都不将漂移层2贯通的沟槽T1(栅极沟槽)。沟槽T1的底部位于漂移层2中。第2导电型的第3半导体层(基极层)3例如是p型的硅层。基极层3设置在漂移层2之上。更具体地讲，基极层3有选择地设置在漂移层2之上。基极层3位于夹着沟槽T1的位置。基极层3例如是将p型掺杂剂注入漂移层2而形成的层。第1导电型的第4半导体层(源极层)4是设置在基极层3之上的n+型的硅层。源极层4设置在基极层3之上。更具体地讲，源极层4有选择地设置在基极层3之上。源极层4例如是将n型掺杂剂注入到基极层3的一部分中而形成的区域。源极层4存在沿第2方向Y分离的间隙。在间隙中填充有源极电极13。第5半导体层(基极接触层)5是设置在基极层3之上的p+型(第2导电型)的硅层。基极接触层5是将p型掺杂剂注入基极层3的一部分而形成的层。在沟槽T1内配置有场板电极6、第1绝缘膜(FP绝缘膜)7、第1电极(栅极电极)8、第2绝缘膜(聚氧化膜)9和第3绝缘膜(栅极绝缘膜)10。沟槽T1沿从源极层4朝向漏极层2的第1方向X延伸，设置在漂移层2、基极层3及源极层3中，底部位于漂移层2中。在沟槽T1的上侧的内部也可以配置层间绝缘膜11。沟槽T1将基极层3及源极层4贯通，达到漂移层2。沟槽T1的侧面与漂移层2、基极层3及源极层4相接。沟槽T1的底面与漂移层2相接。在图1中，沟槽T1的内侧与第1绝缘膜7、栅极绝缘膜10及层间绝缘膜11相接。沟槽T1沿相对于XY平面垂直的Z方向延伸。场板电极6是隔着第1绝缘膜(FP绝缘膜)7与基极层3对置而设置的电极。场板电极6位于沟槽T1内的漏极层1侧。场板电极6优选的是沿Z方向延伸。场板电极6在未图示的面中与第3电极13电连接，与源极电极12是同电位。场板电极6例如由多晶硅等的导电部件构成。场板电极6具有沟槽T1的底部侧的膜厚较厚的第1部。如图1的半导体装置100那样，场板电极6也可以具有沟槽T1的上部侧的膜厚较薄的第2部。场板电极6的膜厚是第2方向Y的厚度。此外，如图2的半导体本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，/n具备：/n第1导电型的第1半导体层；/n第2半导体层，是第1导电型，设置在上述第1半导体层之上；/n第3半导体层，是第2导电型，设置在上述第2半导体层之上；/n第4半导体层，是第1导电型，设置在上述第3半导体层之上；/n场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导体层中的沟槽内隔着第1绝缘膜设置；/n第1电极，隔着第3绝缘膜与上述第3半导体层对置而设置在上述沟槽内；以及/n第2绝缘膜，在上述沟槽内以被上述第1电极夹着的方式设置，被上述第1电极的下端夹着的第1部分的宽度大于被上述第1电极的中央夹着的第2部分的宽度。/n

【技术特征摘要】
20190314 JP 2019-0477841.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体层；
第2半导体层，是第1导电型，设置在上述第1半导体层之上；
第3半导体层，是第2导电型，设置在上述第2半导体层之上；
第4半导体层，是第1导电型，设置在上述第3半导体层之上；
场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导体层中的沟槽内隔着第1绝缘膜设置；
第1电极，隔着第3绝缘膜与上述第3半导体层对置而设置在上述沟槽内；以及
第2绝缘膜，在上述沟槽内以被上述第1电极夹着的方式设置，被上述第1电极的下端夹着的第1部分的宽度大于被上述第1电极的中央夹着的第2部分的宽度。


2.如权利要求1所述的半导体装置，其特征在于，
上述第2绝缘膜的第1部分的宽度是上述第2绝缘膜的第2部分的宽度的1.10倍以上且3.00倍以下。


3.一种半导体装置，其特征在于，
具备：
第1导电型的第1半导体层；
第2半导体层，是第1导电型，设置在上述第1半导体层之上；
第3半导体层，是第2导电型，设置在上述第2半导体层之上；
第4半导体层，是第1导电型，设置在上述第3半导体层之上；
第1场板电极，在设置于上述第2半导体层、上述第3半导体层及上述第4半导...

【专利技术属性】
技术研发人员：西胁达也，一关健太郎，加藤浩朗，西口俊史，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本;JP