半导体元件搭载用基板制造技术

本发明专利技术提供一种半导体元件搭载用基板，为在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的上表面实施银镀覆作为最表层镀敷的半导体元件搭载用基板，能够实现倒装芯片安装的半导体封装的薄型化且减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。一种半导体元件搭载用基板，具有通过在由铜系材料构成的金属板(10)上表面设置凹部而形成的柱状端子部(10‑1)，在柱状端子部上表面具备具有针状的突起组的粗糙化银镀层(11)作为最表层镀层，粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。

【技术实现步骤摘要】
半导体元件搭载用基板
本专利技术涉及在柱状端子部的上表面实施银镀敷作为最表层镀敷、在制造半导体封装时对金属板实施了加工的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成。
技术介绍
从多引脚化、小型化、薄型化的要求出发，半导体封装中，出现了使用焊球的BGA(BallGridArray，球栅阵列)封装、在半导体元件下配置了外界引线的CSP(ChipSizePackage，芯片级封装)、对半导体元件进行倒装芯片连接的封装等各种封装。其中，作为比较廉价且能够应对上述要求的半导体封装，有在将半导体元件倒装芯片连接于半导体元件搭载用基板的安装用端子后进行树脂密封的QFN(QuadFlatNon-lead，方形扁平无引脚)类型的封装。例如，专利文献1中记载了将半导体元件进行倒装芯片安装的半导体封装。制造该半导体封装时，通过从使用了金属材料的上表面侧进行的半蚀刻而在上表面侧形成了在上表面具有倒装芯片安装用的内部连接用端子部的柱状端子部，使用该形成了柱状端子部的半导体元件搭载用基板，对半导体元件进行倒装芯片安装后，从半导体元件搭载用基板的上表面侧用密封树脂进行树脂密封，然后，通过从半导体元件搭载用基板的下表面侧进行的半蚀刻使各倒装芯片安装用的柱状端子部独立，同时，在下表面侧形成外部连接用端子部。为了形成外部连接用端子部，在成为外部连接用端子部的位置预先形成金镀层，以该金镀层为掩模进行半蚀刻，使各倒装芯片安装用的柱状端子部独立。因此，成为倒装芯片安装用的柱状端子部的位置的金属材料从上表面、下表面均未被蚀刻，保留原来金属材料的厚度。现有技术文献专利文献专利文献1：日本特许第4032063号公报
技术实现思路
专利技术所要解决的课题专利文献1中记载的半导体封装是，在成为外部连接用端子部的金属材料的下表面形成金镀层，以该金镀层为掩模进行半蚀刻，形成外部连接用端子部。外部连接用端子部下表面的金镀层对于良好地进行外部连接用端子部与基板的焊接是必需的，因此倒装芯片安装用的柱状端子部会直接保留金属材料的厚度，作为半导体封装而言薄型化是不充分的。此外，在将半导体元件向内部连接用端子部进行倒装芯片连接后进行树脂密封，但通过半蚀刻加工形成的柱状端子部的突出量小，因此密封树脂与柱状端子部的密合性弱，有时会在安装工序中发生端子脱出。为了提高柱状端子部与树脂的密合性，可以考虑以表面成为粗糙化面的方式形成基底镀层，在其上以追随粗糙化面的形状的方式层叠贵金属镀层。但为了形成基底镀层的表面的粗糙化面以使得具有即使层叠了贵金属镀层也能够提高与树脂的密合性的凹凸形状的面，有必要较厚地形成基底镀层，而且，用于使基底镀层成为粗糙化面的镀敷速度慢，因此操作时间增加而成本高，生产率会下降。此外，作为用于提高与树脂的密合性的另一策略，也可以考虑在柱状端子部的表面形成平滑的贵金属镀层后再使贵金属镀层的表面粗糙化，为了将贵金属镀层的表面形成为具有能够提高与树脂的密合性的凹凸形状的粗糙化面，有必要将形成粗糙化面之前的平滑的贵金属镀层较厚地形成，因此贵金属镀层的成本会增大，生产率会下降。而且，形成平滑的镀层后对表面进行粗糙化，进行粗糙化时被除去的镀敷金属会被浪费。然而，本案专利技术人反复进行试验，结果明确了还有下述余地：与上述专利文献中公开的技术相比，能够减少用于形成表面的粗糙化面的成本、操作时间、提高生产率，同时，将镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。本专利技术是鉴于上述课题做出的，以之为目的，提供一种半导体元件搭载用基板，其为柱状端子部的上表面实施了银镀覆作为最表层镀敷的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成，能够实现倒装芯片安装的半导体封装的薄型化并且能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。用于解决课题的方法为了解决上述课题，本专利技术的半导体元件搭载用基板的特征在于，其为具有通过在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的半导体元件搭载用基板，在前述柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。此外，本专利技术的半导体元件搭载用基板中，优选前述粗糙化银镀层的平均晶体粒径小于0.28μm。此外，本专利技术的半导体元件搭载用基板中，优选前述柱状端子部的上表面与前述粗糙化银镀层之间具备基底镀层。专利技术的效果根据本专利技术，可得到一种半导体元件搭载用基板，其为柱状端子部的上表面实施了银镀覆作为最表层镀敷的半导体元件搭载用基板，该柱状端子部通过在由铜系材料构成的金属板的上表面设置凹部而形成，能够实现倒装芯片安装的半导体封装的薄型化并且能够减少成本、操作时间、提高生产率，同时将包含银镀层的镀层整体的厚度抑制为较薄而且使得与密封树脂的密合性显著提高。附图说明图1为显示本专利技术第1实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的A-A截面的说明图。图2为显示本专利技术第1实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图3为显示本专利技术第1实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图4为显示使用本专利技术第1实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。图5为显示本专利技术第2实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的B-B截面的说明图。图6为显示本专利技术第2实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图7为显示使用本专利技术第2实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。图8为显示本专利技术第3实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性显示(a)的C-C截面的说明图。图9为显示本专利技术第3实施方式涉及的排列成多列的半导体元件搭载用基板的一例的平面图。图10为显示本专利技术第3实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图11为显示使用本专利技术第3实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。图12为显示本专利技术第4实施方式涉及的半导体元件搭载用基板的一例的图，(a)为顶视图、(b)为底视图、(c)为示意性表示(a)的D-D截面的说明图。图13为显示本专利技术第4实施方式涉及的半导体元件搭载用基板的制造步骤的一例的说明图。图14为显示使用本专利技术第4实施方式涉及的半导体元件搭载用基板的半导体封装的制造步骤的一例的说明图。...

【技术保护点】
1.一种半导体元件搭载用基板，其特征在于，/n为具有通过在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的半导体元件搭载用基板，/n在所述柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<111>、<101>各比率中晶体取向<101>的比率最高的晶体结构。/n

【技术特征摘要】
20190322 JP 2019-0556871.一种半导体元件搭载用基板，其特征在于，
为具有通过在由铜系材料构成的金属板的上表面设置凹部而形成的柱状端子部的半导体元件搭载用基板，
在所述柱状端子部的上表面具备具有针状的突起组的粗糙化银镀层作为最表层镀层，该粗糙化银镀层具有在晶体取向<001>、<...

【专利技术属性】
技术研发人员：菱木薰，大泷启一，佐佐木英彦，留冈浩太郎，
申请(专利权)人：大口电材株式会社，
类型：发明
国别省市：日本;JP