半导体装置制造方法及图纸

面朝下安装芯片尺寸封装型的半导体装置(1)，具备具有第1电极(11)、第2电极(21)、对第1电极(11)与第2电极(21)之间的导通状态进行控制的控制电极(55)的晶体管元件(100)以及多个第1电阻元件(110)，多个第1电阻元件(110)的一方的电极均与第2电极(21)电连接，半导体装置(1)具有一个以上的外部电阻端子(30)、与第1电极(11)电连接的外部第1端子(10)、与控制电极(55)电连接的外部控制端子(40)，多个第1电阻元件(110)的另一方的电极均与一个以上的外部电阻端子(30)中的任一个接触连接，一个以上的外部电阻端子(30)、外部第1端子(10)、外部控制端子(40)是被形成在半导体装置(1)的表面的外部连接端子。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本公开涉及半导体装置，尤其涉及CSP(ChipSizePackage：芯片尺寸封装)型的半导体装置。
技术介绍
以往已知的放电控制用的半导体装置具有一个晶体管元件、以及限制放电时的电流的一个电阻元件(例如，参考专利文献1)。(现有技术文献)(专利文献)专利文献1∶国际公开第WO2015/166654号在所述以往的半导体装置中，放电电流控制用的电阻元件只有一个，在半导体装置上，放电控制时的发热位置，只存在于配置有电阻元件的局部区域。在这个情况下，该局部区域的温度超过半导体装置的允许动作温度，会导致半导体装置破坏。此外对产生的热进行散热时，将局部区域发生的热向其周围区域传热是不容易的，所以散热效率不佳。
技术实现思路
于是，本公开的目的在于提供一种半导体装置，在放电控制时，能够将电阻元件的发热最高温度比以往降低，并且能够比以往高效地进行散热。本公开涉及的半导体装置是面朝下安装芯片尺寸封装型的半导体装置，具有晶体管元件以及多个第1电阻元件，所述晶体管元件具有第1电极、第2电极、以及对所述第1电极与所述第2电极之间的导通状态进行控制的控制电极，所述多个第1电阻元件的一方的电极，均与所述第2电极电连接，所述半导体装置具有一个以上的外部电阻端子、与所述第1电极电连接的外部第1端子、以及与所述控制电极电连接的外部控制端子，所述多个第1电阻元件的另一方的电极均与所述一个以上的外部电阻端子中的任一个接触连接，所述一个以上的外部电阻端子、所述外部第1端子、以及所述外部控制端子，是被形成在所述半导体装置的表面的外部连接端子。通过该构成，将成为发热源的第1电阻元件并列地排列多个，所以在放电控制时，发热位置被分散在配置有多个第1电阻元件的位置，并且各个第1电阻元件中发热最高温度能够比以往减少。从而既能防止在放电控制时的半导体装置破坏，又能对半导体装置的发热比以往高效地进行散热。通过本公开涉及的半导体装置，既能防止在放电控制时的半导体装置的破坏，又能对半导体装置产生的热比以往高效地进行散热。附图说明图1是实施方式涉及的半导体装置的外形图。图2是实施方式涉及的半导体装置的电路图。图3是实施方式涉及的半导体装置的上面透视图。图4是实施方式涉及的半导体装置的截面图。图5是实施方式涉及的半导体装置的上面透视图。图6是实施方式涉及的半导体装置的电路图。图7是实施方式涉及的半导体装置的截面图。图8是实施方式涉及的半导体装置的截面图。图9是实施方式涉及的半导体装置的截面图。图10是实施方式涉及的半导体装置的上面透视图。图11是实施方式涉及的半导体装置的截面图。图12是实施方式涉及的半导体装置的上面透视图。图13是示出实施方式涉及的半导体装置被安装的样子的模式图。图14A是实施方式涉及的半导体装置的上面图。图14B是实施方式涉及的半导体装置的上面图。图15是示出实施方式涉及的充放电电路的模式图。图16是示出实施方式涉及的半导体装置的温度模拟结果的图。图17是示出实施方式涉及的半导体装置在满足规定的温度条件时的各个边的长度与体积的关系的图。具体实施方式另外，以下说明的实施方式都是示出本公开的一个具体例子。因此，以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接形式等是一个例子，主旨并非限定本公开。此外，以下的实施方式中的构成要素中，示出最上位概念的技术方案没有记载的构成要素，作为任意的构成要素来说明。在本公开中“A与B电连接”包括，A与B经由布线而直接连接的情况、A与B不经由布线而直接连接的情况、以及A与B经由电阻成分(电阻元件、电阻布线)而间接连接的情况。(实施方式)<具备纵向MOS晶体管的结构>以下说明本实施方式涉及的半导体装置1的结构。半导体装置1，是内置有一个纵向MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管和多个电阻元件的CSP芯片，也可以是BGA(BallGridArray：球网格阵列)型的、LGA(LandGridArray：平面网格阵列)型、或者其他型的CSP芯片。所述纵向MOS晶体管是功率晶体管，即沟槽MOS型场效应晶体管(FieldEffectTransistor)。图1是半导体装置1的外形图。如图1所示，半导体装置1，在其表面作为外部连接端子具备：外部第1端子10、外部第2端子20、外部电阻端子30A～30F(以下有时记为外部电阻端子30)、以及外部控制端子40。半导体装置1，通过面朝下(face-down)安装，从而所述外部连接端子被接合到安装基板的安装面。图2是半导体装置1的电路图。如图2示出，半导体装置1，除了具备所述外部连接端子，还具备纵向MOS晶体管即晶体管元件100、第1电阻元件110A～110F(以下称为第1电阻元件110)、以及ESD保护用的齐纳二极体190，在晶体管元件100中，在源极漏极之间作为寄生元件，存在体二极管BD。第1电阻元件110的一方的电极，均与外部第2端子20电连接。第1电阻元件110的另一方的电极，分别与一一对应的外部电阻端子30电连接，并且可以彼此短路。图3是半导体装置1的上面透视图，图4是示出沿着图3中的A1-A2线的切断面的半导体装置1的截面图。以下利用图3、图4说明半导体装置1的内部结构。如图4以及图3示出，半导体装置1包括半导体基板51、第1低浓度杂质层52、高浓度杂质层57、绝缘层61、钝化层62、金属层71，晶体管元件100，漏极外部电极21、电阻电极31、第1电阻元件110、金属布线120～123来构成。半导体基板51，由包括第1导电型的杂质的硅构成，例如可以是N型硅基板，在这里，第1导电型是N型，第2导电型是P型。第1低浓度杂质层52，与半导体基板51的上表面(图4中的上侧主面)接触形成，第1低浓度杂质层52包括的第1导电型的杂质的浓度比半导体基板51的第1导电型的杂质的浓度低。第1低浓度杂质层52，例如通过外延成长被形成在半导体基板51上。高浓度杂质层57，与半导体基板51的上表面接触形成，高浓度杂质层57包含的第1导电型的杂质的浓度比第1低浓度杂质层52的第1导电型的杂质的浓度高，被形成在第1低浓度杂质层52的漏极提升区域160。高浓度杂质层57，可以通过在漏极提升区域160，注入第1导电型的杂质来形成。另外，高浓度杂质层57在半导体装置1中不是必须的，该部分可以成为第1低浓度杂质层52，在这个情况下，不需要第1导电型的杂质的追加注入工序，能够以低成本制造半导体装置1。绝缘层61，是在第1低浓度杂质层52的上表面接触形成的绝缘层，可以是二氧化硅，可以由CVD(ChemicalVaporDeposition：化学气相沉积)法来形成。本文档来自技高网...

【技术保护点】
1.一种半导体装置，是面朝下安装芯片尺寸封装型的半导体装置，具有晶体管元件以及多个第1电阻元件，所述晶体管元件具有第1电极、第2电极、以及对所述第1电极与所述第2电极之间的导通状态进行控制的控制电极，/n所述多个第1电阻元件的一方的电极，均与所述第2电极电连接，/n所述半导体装置具有一个以上的外部电阻端子、与所述第1电极电连接的外部第1端子、以及与所述控制电极电连接的外部控制端子，所述多个第1电阻元件的另一方的电极均与所述一个以上的外部电阻端子中的任一个接触连接，/n所述一个以上的外部电阻端子、所述外部第1端子、以及所述外部控制端子，是被形成在所述半导体装置的表面的外部连接端子。/n

【技术特征摘要】
【国外来华专利技术】20180619 US 62/687,0351.一种半导体装置，是面朝下安装芯片尺寸封装型的半导体装置，具有晶体管元件以及多个第1电阻元件，所述晶体管元件具有第1电极、第2电极、以及对所述第1电极与所述第2电极之间的导通状态进行控制的控制电极，
所述多个第1电阻元件的一方的电极，均与所述第2电极电连接，
所述半导体装置具有一个以上的外部电阻端子、与所述第1电极电连接的外部第1端子、以及与所述控制电极电连接的外部控制端子，所述多个第1电阻元件的另一方的电极均与所述一个以上的外部电阻端子中的任一个接触连接，
所述一个以上的外部电阻端子、所述外部第1端子、以及所述外部控制端子，是被形成在所述半导体装置的表面的外部连接端子。


2.如权利要求1所述的半导体装置，
所述一个以上的外部电阻端子为多个，在对所述半导体装置进行平面视时，被配置在所述半导体装置的平面视面积的一半以上的区域。


3.如权利要求1所述的半导体装置，
所述多个第1电阻元件的另一方的电极，均在所述半导体装置内彼此短路。


4.如权利要求1所述的半导体装置，
所述多个第1电阻元件的电阻值全部相同。


5.如权利要求1所述的半导体装置，
所述半导体装置具有外部第2端子，该外部第2端子与所述第2电极电连接，被形成在所述半导体装置的表面，
所述一个以上的外部电阻端子为多个，在对所述半导体装置进行平面视时，以所述外部第2端子为中心被配置成放射状。


6.如权利要求1所述的半导体装置，
所述半导体装置具有外部第2端子，该外部第2端子与所述第2电极电连接，被形成在所述半导体装置的表面，
所述多个第1电阻元件，在对所述半导体装置进行平面视时，以所述外部第2端子为中心被配置成放射状。


7.如权利要求1所述的半导体装置，
所述半导体装置具有：
外部第2端子，与所述第2电极电连接，被形成在所述半导体装置的表面；以及
第2电阻元件，被形成在所述外部第2端子与所述第1电极的电流路径内。


8.如权利要求7所述的半导体装置，
所述晶体管元件是纵向晶体管，具有由包含第1导电型的杂质的硅构成的半导体基板、以及在所述半导体基板的上表面接触形成的第1低浓度杂质层，该第1低浓度杂质层包含的所述第1导电型的杂质的浓度比所述半导体基板的所述第1导电型的杂质的浓度低，
所述半导体基板，作为所述第2电极来工作，
所述第2电阻元件，被埋入在所述第1低浓度杂质层的上表面的下方，
所述第2电阻元件的一方的电极，与所述第2电极电连接，
所述第2电阻元件的另一方的电极，与所述外部第2端子电连接。


9.如权利要求1所述的半导体装置，
所述晶体管元件是纵向晶体管，具有由包含第1导电型的杂质的硅构成的半导体基板、以及在所述半导体基板的上表面接触形成的第1低浓度杂质层，该第1低浓度杂质层包含的所述第1导电型的杂质的浓度比所述半导体基板的所述第1导电型的杂质的浓度低，
所述半导体基板，作为所述...

【专利技术属性】
技术研发人员：吉田一磨，大河亮介，井上翼，
申请(专利权)人：松下半导体解决方案株式会社，
类型：发明
国别省市：日本;JP