半导体装置制造方法及图纸

半导体装置具备第一晶体管(T1)、第二晶体管(T2)，第1晶体管(T1)具有第1体层(113)、第1连接部(113A)，第2晶体管(T2)具有第2体层(123)、第2连接部(123A)，在第2连接部(123A)以及第2体层(123)的路径中，从第1源极电极(115)到第2体层(123)中阻抗成为最大的位置为止的第2阻抗，比在第1连接部(113A)以及第1体层(113)的路径中，从第1源极电极(115)到第1体层(113)中阻抗成为最大的位置为止的第1阻抗大。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置
本公开涉及半导体装置，尤其涉及具备纵向场效应晶体管的半导体装置。
技术介绍
在包括纵向场效应晶体管等晶体管的半导体装置中，被期待提高ESD(Electro－StaticDischarge：静电放电)耐量。例如，在专利文献1公开了与第1纵向MOS晶体管并联连接栅极和源极短路的第2纵向MOS晶体管的构成。(现有技术文献)(专利文献)专利文献1∶日本特开2009－16725号公报在半导体装置中，除了所述ESD耐量之外，还期待提高二次击穿耐量。
技术实现思路
于是本公开的目的在于，提供一种能够提高ESD耐量与二次击穿耐量这双方的半导体装置。本专利技术涉及的半导体装置，具备：第1晶体管，是纵向场效应晶体管；第2晶体管，是纵向晶体管；以及第1二极管，所述第1晶体管具有：第1导电型的漂移层，被形成在半导体基板上；第2导电型的第1体层，被形成在所述漂移层的表面，所述第2导电型与所述第1导电型不同；所述第1导电型的第1源极层，被形成在所述第1体层的表面；第1源极电极，与所述第1源极层电连接；多个第1沟部，在与所述半导体基板的上表面平行的第1方向上延伸，并且有选择地形成，所述多个第1沟部的深度为从所述漂移层的上表面贯通所述第1体层到达所述漂移层的一部分为止；第1栅极绝缘膜，以覆盖所述第1沟部的表面的至少一部分的方式形成；第1栅极导体，被形成在所述第1栅极绝缘膜上；以及第1连接部，将所述第1体层与所述第1源极电极电连接，所述第2晶体管具有：所述第2导电型的第2体层，被形成在所述漂移层的表面；所述第1导电型的第2源极层，被形成在所述第2体层的表面，与所述第1源极电极电连接；以及第2连接部，将所述第2体层与所述第1源极电极电连接，所述第1二极管，在所述第1源极电极与所述第1栅极导体之间电连接，第2阻抗比第1阻抗大，所述第2阻抗是在所述第2连接部以及所述第2体层的路径中，从所述第1源极电极到所述第2体层中阻抗成为最大的位置为止的阻抗，所述第1阻抗是在所述第1连接部以及所述第1体层的路径中，从所述第1源极电极到所述第1体层中阻抗成为最大的位置为止的阻抗。通过上述，使第1晶体管的第1阻抗变小从而能够提高二次击穿耐量。此外，使第2晶体管的第2阻抗变大，从而在浪涌施加时使第2晶体管导通。这样能够提高ESD耐量。因而能够兼顾ESD耐量与二次击穿耐量。本公开提供一种能够提高ESD耐量与二次击穿耐量这双方的半导体装置。附图说明图1是实施方式涉及的半导体装置的电路图。图2是实施方式涉及的半导体装置的上面透视图。图3是实施方式涉及的第1晶体管至第4晶体管的截面图。图4是实施方式涉及的二极管的上面透视图。图5是实施方式涉及的二极管的截面图。图6是实施方式涉及的第1晶体管的大致单位构成的平面图。图7是实施方式涉及的第1晶体管的大致单位构成的斜视图。图8是实施方式涉及的第2晶体管的大致单位构成的平面图。图9是实施方式涉及的第2晶体管的大致单位构成的斜视图。图10是模式地示出实施方式涉及的第1晶体管以及第2晶体管的构成以及电路的图。图11是示出实施方式中的第2阻抗的例子的平面图。图12是示出实施方式涉及的相对于SB比的ESD耐量的图表。图13是示出实施方式涉及的相对于SB比的二次击穿耐量的图表。图14是实施方式涉及的第1晶体管的大致单位构成的平面图。图15是实施方式涉及的第1晶体管的大致单位构成的斜视图。图16是实施方式涉及的第2晶体管的大致单位构成的平面图。图17是实施方式涉及的第2晶体管的大致单位构成的斜视图。图18是示出实施方式中的第2阻抗的例子的平面图。图19是实施方式涉及的第2晶体管的大致单位构成的平面图。图20是实施方式涉及的第2晶体管的大致单位构成的斜视图。图21是实施方式涉及的第2晶体管的大致单位构成的平面图。图22是实施方式涉及的第2晶体管的大致单位构成的斜视图。具体实施方式另外，以下说明的实施方式都是示出本公开的一个具体例子。以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置、以及连接形式等都是一个例子，主旨并非限定本公开。此外，以下的实施方式中的构成要素中，示出最上位概念的技术方案没有记载的构成要素，作为任意的构成要素来说明。此外，各图是示意图，并非是严谨的图示。因此，例如在各图中缩尺等也并非一致。此外，在各图中，关于构成要素的角部以及边以直线状来记载，但是本公开包含因为制造上的理由，角部以及边弯曲的情况。在各图中，实质上具有同样的功能的构成要素用共同的参考符号来示出，有时省略说明或简化说明。在本公开中“A与B电连接”包括A与B经由布线而直接连接的情况、A与B不经由布线而直接连接的情况、A与B经由电阻成分(电阻元件、电阻布线)间接连接的情况、以及A与B形成在相同的导电层内的情况。(实施方式)[1.半导体装置的电路构成]以下说明本实施方式涉及的半导体装置的结构。本公开涉及的半导体装置是，在半导体基板形成2个纵向MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管的、可以朝下安装的CSP(ChipSizePackage：芯片尺寸封装)型的多晶体管芯片。所述2个纵向MOS晶体管是功率晶体管，即沟槽MOS型场效应晶体管(FET：FieldEffectTransistor)。图1是本实施方式涉及的半导体装置1的电路构成的电路图。如图1所示，半导体装置1具有：第1栅极端子G1(以下记为栅极端子G1)、第2栅极端子G2(以下记为栅极端子G2)、第1源极端子S1(以下记为源极端子S1)、第2源极端子S2(以下记为源极端子S2)、第1晶体管T1、第2晶体管T2、第3晶体管T3、第4晶体管T4、第1二极管ZD1、第2二极管ZD2。第1晶体管T1、第2晶体管T2、第3晶体管T3以及第4晶体管T4是纵向场效应晶体管，第1二极管ZD1以及第2二极管ZD2，例如是齐纳二极管。第1晶体管T1具有第1栅极导体118(后述)、第1源极电极115(后述)以及共用漏极电极DC，第1栅极导体118与栅极端子G1电连接，第1源极电极115与源极端子S1电连接。第2晶体管T2具有第2栅极导体128(后述)、第1源极电极115以及共用漏极电极DC，第2栅极导体128与源极端子S1电连接。第3晶体管T3具有第3栅极导体138(后述)、第2源极电极135(后述)以及共用漏极电极DC，第3栅极导体138与栅极端子G2电连接，第2源极电极135与源极端子S2电连接。第4晶体管T4具有第4栅极导体148(后述)、第2源极电极135以及共用漏极电极DC，第4栅极导体148与源极端子S2电连接。第1二极管ZD1，在栅极端子G1与源极端子S1之间电连接，第2二极管ZD2，在栅极端子G2与源极端本文档来自技高网...

【技术保护点】
1.一种半导体装置，/n所述半导体装置具备：/n第1晶体管，是纵向场效应晶体管；/n第2晶体管，是纵向晶体管；以及/n第1二极管，/n所述第1晶体管具有：/n第1导电型的漂移层，被形成在半导体基板上；/n第2导电型的第1体层，被形成在所述漂移层的表面，所述第2导电型与所述第1导电型不同；/n所述第1导电型的第1源极层，被形成在所述第1体层的表面；/n第1源极电极，与所述第1源极层电连接；/n多个第1沟部，在与所述半导体基板的上表面平行的第1方向上延伸，并且有选择地形成，所述多个第1沟部的深度为从所述漂移层的上表面贯通所述第1体层到达所述漂移层的一部分为止；/n第1栅极绝缘膜，以覆盖所述第1沟部的表面的至少一部分的方式形成；/n第1栅极导体，被形成在所述第1栅极绝缘膜上；以及/n第1连接部，将所述第1体层与所述第1源极电极电连接，/n所述第2晶体管具有：/n所述第2导电型的第2体层，被形成在所述漂移层的表面；/n所述第1导电型的第2源极层，被形成在所述第2体层的表面，与所述第1源极电极电连接；以及/n第2连接部，将所述第2体层与所述第1源极电极电连接，/n所述第1二极管，在所述第1源极电极与所述第1栅极导体之间电连接，/n第2阻抗比第1阻抗大，所述第2阻抗是在所述第2连接部以及所述第2体层的路径中，从所述第1源极电极到所述第2体层中阻抗成为最大的位置为止的阻抗，所述第1阻抗是在所述第1连接部以及所述第1体层的路径中，从所述第1源极电极到所述第1体层中阻抗成为最大的位置为止的阻抗。/n...

【技术特征摘要】
【国外来华专利技术】20180212 US 62/629,5531.一种半导体装置，
所述半导体装置具备：
第1晶体管，是纵向场效应晶体管；
第2晶体管，是纵向晶体管；以及
第1二极管，
所述第1晶体管具有：
第1导电型的漂移层，被形成在半导体基板上；
第2导电型的第1体层，被形成在所述漂移层的表面，所述第2导电型与所述第1导电型不同；
所述第1导电型的第1源极层，被形成在所述第1体层的表面；
第1源极电极，与所述第1源极层电连接；
多个第1沟部，在与所述半导体基板的上表面平行的第1方向上延伸，并且有选择地形成，所述多个第1沟部的深度为从所述漂移层的上表面贯通所述第1体层到达所述漂移层的一部分为止；
第1栅极绝缘膜，以覆盖所述第1沟部的表面的至少一部分的方式形成；
第1栅极导体，被形成在所述第1栅极绝缘膜上；以及
第1连接部，将所述第1体层与所述第1源极电极电连接，
所述第2晶体管具有：
所述第2导电型的第2体层，被形成在所述漂移层的表面；
所述第1导电型的第2源极层，被形成在所述第2体层的表面，与所述第1源极电极电连接；以及
第2连接部，将所述第2体层与所述第1源极电极电连接，
所述第1二极管，在所述第1源极电极与所述第1栅极导体之间电连接，
第2阻抗比第1阻抗大，所述第2阻抗是在所述第2连接部以及所述第2体层的路径中，从所述第1源极电极到所述第2体层中阻抗成为最大的位置为止的阻抗，所述第1阻抗是在所述第1连接部以及所述第1体层的路径中，从所述第1源极电极到所述第1体层中阻抗成为最大的位置为止的阻抗。


2.如权利要求1所述的半导体装置，
所述第1源极层与所述第1连接部，沿着所述第1方向交替地重复配置，
所述第2源极层与所述第2连接部，沿着所述第1方向交替地重复配置。


3.如权利要求2所述的半导体装置，
在所述第1方向上，所述第2源极层的长度比所述第1源极层的长度长。


4.如权利要求2所述的半导体装置，
在所述第1方向上，所述第2源极层的长度是所述第2连接部的长度的24倍以上。


5.如权利要求2所述的半导体装置，
在所述第1方向上，所述第1源极层的长度是所述第1连接部的长度的6倍以下。


6.如权利要求1所述的半导体装置，
在相邻的所述第1沟部之间，沿着与所述第1方向正交的第2方向，配置有多个所述第1源极层，
所述第1连接部，在所述第1方向上延伸，被配置在相邻的所述第1沟部之间的相邻的所述第1源极层之间，
所述第2连接部，沿着所述第1方向周期性地配置有多个。


7.如权利要求6所述的半导体装置，
在所述第1方向上，相邻的所述第2连接部的间隔为所述第2连接部的长度的24倍以上。


8.如权利要求2或6所述的半导体装置，
所述第2晶体管是场效应晶体管，
所述第2晶体管还具有：
多个第2沟部，在所述第1方向上延伸，并且有选择地形成，所述多个第2沟部的深度为从所述漂移层的上表面贯通所述第2体层到达所述漂移层的一部分为止；
第2栅极绝缘膜，以覆盖所述第2沟部的表面的至少一部分的方式形成；以及
第2栅极导体，被形成在所述第2栅极绝缘膜上，与所述第1源极电极电连接。


9.如权利要求2或6所述的半导体装置，
所述第2晶体管是双极晶体管，
所述第2晶体管还具有：
多个第2沟部，在所述第1方向上延伸，并且有选择地形成，所述多个第2沟部的深度为从所述漂移层的上表面贯通所述第2体层到达所述漂移层的一部分为止，
至少所述第1体层和所述第2体层绝缘分离。


10.如权利要求8或9所述的半导体装置，
在与所述第1方向正交的第2方向上，所述多个第2沟部的排列的间距，与所述多个第1沟部的排列的间距相同。


11.如权利要求8或9所述的半导体装置，
与所述第1方向正交的第2方向上，相邻的所述第2沟部的间隔比相邻的所述第1沟部的间隔窄。


12.如权利要求1所述的半导体装置，
所述第2体层的厚度，比所述第1体层的厚度薄。


13.如权利要求1所述的半导体装置，
所述第2体层的所述第2导电型的杂质浓度，比所述第1体层的所述第2导电型的杂质浓度低。


14.如权利要求1所述的半导体装置，
所述第2连接部，包含杂质浓度比构成所述第1连接部的半导体层的杂质浓度低的半导体层。


15.如权利要求1所述的半导体装置，
所述第2连接部，以该第2连接部的阻抗比所述第1连接部的阻抗高的方式包含高电阻层。


16.如权利要求1所述的半导体装置，
所述第1二极管是双向齐纳二极体，以不与所述半导体基板的上表面接触的方式被形成在所述半导体基板的上方，所述双向齐纳二极体由所述第1导电型的多晶硅与所述...

【专利技术属性】
技术研发人员：田丸雅规，吉田一磨，大辻通也，福岛哲之，
申请(专利权)人：松下半导体解决方案株式会社，
类型：发明
国别省市：日本;JP