存储器装置制造方法及图纸

本发明专利技术为一种存储器装置，包含：I个存储器区块、多个晶体管单元、I条全局电源线以及I个第一区域驱动模块。各个存储器区块包含：M条栅极控制线以及排列为M列的多个晶体管单元。其中，位于第m列的所述晶体管单元的栅极电连接于第m条栅极控制线。I条全局电源线分别电连接于I个预驱动电路与I个存储器区块。各第一区域驱动模块电连接于各全局电源线与各存储器区块。第一区域驱动模块包含M个第一区域驱动电路。第m个第一区域驱动电路电连接于第m条栅极控制线。

【技术实现步骤摘要】
存储器装置
本专利技术涉及一种存储器装置，且特别涉及一种利用全局电源线提供高电压至存储器区块的存储器装置。
技术介绍
请参见图1，其为三维存储器结构示意图。三维存储器具有多层的字符垫WLPad，于垂直方向(z方向)上堆叠。字符垫WLPad[k-1]、WLPak[k]与接地选择层GSL的两侧具有多个指状结构。此外，平行条状的串行选择线SSL[j-1]、SSL[j]、SSL[j+1]则设置在字线WL对应位置的上方。位线BL[n]、BL[n+1]除了跨接在串行选择线SSL[j-1]、SSL[j]、SSL[j+1]的上方外，还会下方以平行z方向延伸。各条位线BL[n]、BL[n+1]和串行选择线SSL[j-1]、SSL[j]、SSL[j+1]的交会处为串行选择晶体管(serialselectiontransistor，简称为SSM)，位线BL[n]、BL[n+1]和字线WL的交会处为存储单元晶体管(memorycell，简称为MC)；位线BL[n]、BL[n+1]与接地选择层GSL的交会处为接地选择晶体管(Groundselectiontransistor，简称为GSM)。在本文中，将平行于串行选择线SSL的方向定义为x方向；以及，将平行于位线BL的方向定义为y方向。请参见图2，其为三维存储器结构中的全局字线GWL与字符垫WLPad示意图。在三维存储器结构中，字线WL可包含全局字线(globalwordline，简称为GWL)GWL[k-1]、GWL[k]、GWL[k+1]，以及与存储器区块(Block，简称为Blk)对应设置的字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]。其中，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]以阶梯结构(stairstructure)彼此重叠设置，且全局字线GWL[k-1]、GWL[k]、GWL[k+1]分别电连接至多层字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]。在这些字线WL中，使用金属线材的全局字线GWL[k-1]、GWL[k]、GWL[k+1]的电阻R和电容C甚小，使用多晶硅(poly-silicon)的字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的电阻R和电容C较大。因此，对字线WL而言，其电阻电容延迟(RCdelay)主要取决于字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积。基于提升存储器装置容量的考虑，经常需要增加字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的层数。基于制程的限制，用于将字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]连接至字线WL的阶梯结构的尺寸无法随着字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的层数增加而缩小。换言之，随着字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]层数的增加，阶梯结构所需的面积增加，且字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积也随着增加。然而，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积越大，字线WL的电阻电容延迟也越久。在图2中，将字符垫的指状交叉部分定义为区段(segment)10。对字线WL进行充电时，产生电阻电容延迟的主要来源为两两字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]之间的区段10。换言之，区段10的大小左右字线WL的电阻电容延迟。请参见图3A、3B，其为随着存储器容量增加，使字符垫WLPad面积增加，进而使字符垫的电容C与电阻R增加示意图。请同时参看图3A、3B，图3A所示为字符垫层数WLPad较少时，字符垫WLPad的面积与其阶梯结构STRl所需占用的面积都较小；图3B所示为字符垫层数WLPad较多时，字符垫WLPad的面积与其阶梯结构STR2所需占用的面积都较大。据此可以得知，字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]的面积增加相当于，使跨字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]间的电容C增加，且各个字符垫WLPad[k-1]、WLPad[k]、WLPad[k+1]本身的电阻R也随着增加。对NAND闪存而言，对存储器区块Blk进行编程(擦除操作或写入操作)时，都需要通过字线WL提供高电压(例如：20V～25V)。但是，当字符垫WLPad的电阻R与电容C增加时，电阻电容延迟效应将越趋明显。换言之，存储器控制器较不容易快速地将字线WL拉高至所需的电压。
技术实现思路
本专利技术涉及一种存储器装置，通过在存储器区块对应设置全局电源线的方式，针对被选取的存储器区块提供一个高电压，故能快速拉高字线WL的电压。根据本专利技术的一方面，提出一种存储器装置。存储器装置包含：I个存储器区块、I条全局电源线，以及I个第一区域驱动模块。I个存储器区块中的第i个存储器区块包含：M条栅极控制线，以及多个晶体管单元。在存储器区块内的晶体管单元排列为M列，其中位于第m列的所述晶体管单元的栅极电连接于所述栅极控制线中的第m条栅极控制线。I条全局电源线分别电连接于1个预驱动电路与I个存储器区块。I个第一区域驱动模块分别电连接于I条全局电源线与I个存储器区块。其中，I个第一区域驱动模块中的第i个第一区域驱动模块电连接于I条全局电源线中的第i条全局电源线与第i个存储器区块。第i个第一区域驱动模块包含：M个第一区域驱动电路。M个第一区域驱动电路共同电连接于第i条全局电源线，且M个第一区域驱动电路中的第m个第一区域驱动电路电连接于第m条栅极控制线。其中，m、M、i与I均为正整数、m小于或等于M，且i小于或等于I。为了对本专利技术上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：附图说明图1，其为三维存储器结构示意图。图2，其为三维存储器结构中的全局字线GWL与字符垫WLPad示意图。图3A、3B，其为随着存储器容量增加，使字符垫WLPad面积增加，进而使字符垫的电容C与电阻R增加示意图。图4，其为根据本专利技术实施例的存储器装置示意图。图5，其为根据本专利技术实施例的存储器装置，于多个存储器区块设置全局电源线GPL的连接关系示意图。图6，其为以存储器区块Blk[i]为例，说明与其对应的预驱动电路PC[i]、区域驱动模块A、区域驱动模块B之间的连接关系示意图。图7A、7B，其为预驱动电路的操作模式示意图。图8，其为以字线作为栅极控制线GCL的举例，说明在三维存储器结构中设置全局电源线GPL示意图。图9，其为进一步绘式全局电源线GPL如何通过栅极控制线GCL，与串行选择晶体管SSM与存储单元晶体管MC相连示意图。图10A，其为存储器串行采用底部源极串行连接方式示意图。图10B，其为存储器串行采用底部源极串行连接方式时的存储器结构示意图。图11，其为电存储器串行采用底部源极串行连接方式时的一个本文档来自技高网...

【技术保护点】
1.一种存储器装置，包含：/nI个存储器区块，其中该I个存储器区块中的一第i个存储器区块包含：/nM条栅极控制线；以及/n多个晶体管单元，排列为M列，其中位于一第m列的所述晶体管单元的栅极电连接于所述栅极控制线中的一第m条栅极控制线；/nI条全局电源线，分别电连接于与各该I个存储器区块；以及，/nI个第一区域驱动模块，分别电连接于各该I条全局电源线与各该I个存储器区块，其中该I个第一区域驱动模块中的一第i个第一区域驱动模块电连接于该I条全局电源线中的一第i条全局电源线与该第i个存储器区块，且该第i个第一区域驱动模块包含：/nM个第一区域驱动电路，共同电连接于该第i条全局电源线，且该M个第一区域驱动电路中的一第m个第一区域驱动电路电连接于该第m条栅极控制线，其中m、M、i与I均为正整数、m小于或等于M，且i小于或等于I。/n

【技术特征摘要】
20190213 US 16/274,2991.一种存储器装置，包含：
I个存储器区块，其中该I个存储器区块中的一第i个存储器区块包含：
M条栅极控制线；以及
多个晶体管单元，排列为M列，其中位于一第m列的所述晶体管单元的栅极电连接于所述栅极控制线中的一第m条栅极控制线；
I条全局电源线，分别电连接于与各该I个存储器区块；以及，
I个第一区域驱动模块，分别电连接于各该I条全局电源线与各该I个存储器区块，其中该I个第一区域驱动模块中的一第i个第一区域驱动模块电连接于该I条全局电源线中的一第i条全局电源线与该第i个存储器区块，且该第i个第一区域驱动模块包含：
M个第一区域驱动电路，共同电连接于该第i条全局电源线，且该M个第一区域驱动电路中的一第m个第一区域驱动电路电连接于该第m条栅极控制线，其中m、M、i与I均为正整数、m小于或等于M，且i小于或等于I。


2.如权利要求1所述的存储器装置，其中更包含：
一解多任务电路，具有一输入线与I条区块选择线，其中各该I条区块选择线分别对应于各该I个存储器区块，且该解多任务电路依据从该输入线接收的一输入信号而决定该I条区块选择线的逻辑电平，其中该I条区块选择线中的一条具有一第一逻辑电平，且该I条区块选择线中的(I-1)条具有一第二逻辑电平；以及，
一预驱动模块，电连接于该解多任务电路，包含：
I个预驱动电路，分别电连接于各该I条区块选择线与各该I个第一区域驱动模块，其中各该I个预驱动电路依据各该I条区块选择线的逻辑电平而产生I个预驱动电压，且各该I个预驱动电压传送至各该I个第一区域驱动模块。


3.如权利要求2所述的存储器装置，其中，
当该输入信号代表该第i个存储器区块被选取时，该I条区块选择线中的一第i条区块选择线具有该第一逻辑电平，且该第i条全局电源线具有一第一电源电压；以及
当该输入信号代表该第i个存储器区块未被选取时，该第i条区块选择线具有该第二逻辑电平，且该第i条全局电源线具有一第二电源电压，其中
该第一电源电压高于一读取电压、一写入电压与一擦除电压；且该第二电源电压低于该读取电压、该写入电压与该擦除电压。


4.如权利要求3所述的存储器装置，其中该I个预驱动电路中的一第i个预驱动电路包含：
一第一预驱动晶体管，电连接于该第i条区块选择线；
一第二预驱动晶体管，电连接于该第一预驱动晶体管以及该第i条全局电源线，其中该第...

【专利技术属性】
技术研发人员：叶腾豪，刘逸青，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71