一种能够用于同步COT模式开关电源开关频率的锁相环电路制造技术

一种能够用于同步COT模式开关电源开关频率的锁相环电路，通过使能逻辑模块在检测到外部同步时钟存在时使能锁相环电路，否则关闭锁相环电路防止误触发；利用鉴相器检测外部同步时钟和开关信号的相位差，并将误差信息通过低通滤波器反映到滤波电容电压上，包含鉴相信息的滤波电容电压再通过电压‑电流转换模块转换成电流信息，与包含开关电源输入电压信息的电流叠加后为计时电容充电来调整导通时间，从而调整开关电源的开关动作使得其与外部同步时钟的上升沿重合，达到外部时钟频率与内部开关频率相同的目的。本发明专利技术提出的锁相环电路在开关电源输入电压发生跳变时能够通过直接采样输入电压的信息来快速改变计时电容的充电电流，提高了锁频速度。

【技术实现步骤摘要】
一种能够用于同步COT模式开关电源开关频率的锁相环电路
本专利技术属于电子电路
，涉及一种锁相环电路，能够用于根据外部同步时钟来同步COT模式开关电源的开关频率。
技术介绍
随着电子技术的快速发展，电子设备需要开关电源(DC/DC)在各种负载条件下均具有良好的效率以及快速的瞬态响应能力。传统的PWM控制方式难以满足点式负载(POL)对于电源性能的要求，恒定导通时间(ConstantOnTime，COT)控制方式以其出色的瞬态响应能力和较高的轻载效率在工业界得到了广泛的应用。传统COT控制方式的开关频率会随着占空比变化等因素漂移，这会给功率级的参数设计带来困难。目前工业界的普遍做法采用伪恒频技术来确定COT控制模式的开关频率，然而伪恒频技术无法消除功率级寄生参数等因素引起的频率变化，学术界提出了一些伪恒频技术的改进方案，进一步提高了COT控制方式开关频率的稳定性。但是如果要更加精确地控制COT模式的开关频率或者实现多相控制，通常会采用锁相环(phaselockloop，PLL)实现外部时钟与内部开关动作的同步。常规的锁相环控制技术具有环路设计难度大、锁频范围有限、锁频速度较慢等缺陷，且不能跟随开关电源输入电压的变化而改变，影响了锁频速度。
技术实现思路
针对COT控制开关电源的开关频率漂移问题、以及传统锁相环存在的锁频速度慢的不足之处，本专利技术设计了一种能够用于外部同步COT模式开关电源开关频率的锁相环电路，该电路将产生的PLL控制信号引入COT控制开关电源中包含输入电压VIN信息的开启时间产生(On-timeTimer)模块，使得COT模式开关电源产生的开关频率在具有良好锁频精度的同时也拥有较快的瞬态响应速度；利用本专利技术提出的锁相环电路能够将外部同步时钟与内部开关动作的上升沿进行良好的同步；并且在外部供电电源即COT模式开关电源输入电压VIN发生跳变时，本专利技术提出的锁相环电路可以通过直接采样VIN的电压信息来快速改变流入on-timetimer模块的电流，实现快速瞬态响应。本专利技术的技术方案：一种能够用于同步COT模式开关电源开关频率的锁相环电路，所述COT模式开关电源利用包含COT模式开关电源输入电压信息的充电电流为计时电容进行充电，通过将所述计时电容上的电压和第一参考电压进行比较产生控制所述COT模式开关电源中功率管的开关信号；所述锁相环电路包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块，所述使能逻辑模块用于在检测到外部同步时钟存在时使能所述锁相环电路，在没有检测到所述外部同步时钟时关闭所述锁相环电路；所述鉴相器用于检测所述外部同步时钟和所述开关信号的相位差；所述低通滤波器包括第一电阻、第二电容和第三电容，第一电阻一端连接所述鉴相器的输出信号、第三电容的一端和所述电压-电流转换模块的输入端，另一端通过第二电容后接地；第三电容的另一端接地；所述电压-电流转换模块包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管，第十二NMOS管的栅极连接第十NMOS管和第十一NMOS管的栅极并连接所述使能逻辑模块产生的使能信号，其漏极连接第五PMOS管的栅极和第三参考电压，其源极连接第六PMOS管的栅极并作为所述电压-电流转换模块的输入端；第九PMOS管的栅极连接偏置电压，其源极连接第七PMOS管和第八PMOS管的源极以及电源电压，其漏极连接第五PMOS管和第六PMOS管的源极；所述偏置电压与所述COT模式开关电源输入电压成比例；第六NMOS管的栅极连接第七NMOS管的栅极和漏极、第五PMOS管的漏极以及第十NMOS管的漏极，其漏极连接第七PMOS管的栅极和漏极以及第八PMOS管的栅极，其源极连接第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管的源极并接地；第九NMOS管的栅极连接第八NMOS管的栅极和漏极、第六PMOS管的漏极以及第十一NMOS管的漏极，其漏极连接第八PMOS管的漏极并产生所述锁相环电路的输出信号叠加到所述充电电流上。具体的，所述使能逻辑模块包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一延时单元、第二延时单元、第三延时单元、比较器和第一与非门，第一反相器的输入端连接所述外部同步时钟和第一与非门的第一输入端，其输出端通过第一延时单元后连接比较器的正向输入端；比较器的负向输入端连接第二参考电压，其输出端连接第二反相器的输入端；第三反相器的输入端连接第二反相器的输出端，其输出端连接第一与非门的第二输入端；第二延时单元的输入端连接第一与非门的输出端，其输出端依次通过第四反相器和第五反相器后连接第三延时单元的输入端；第三延时单元的输出端依次通过第六反相器和第七反相器后产生所述使能信号；当所述外部同步时钟的高电平持续时间大于所述第一延时单元的延时时间，且所述外部同步时钟的低电平持续时间小于所述第二延时单元的延时时间与所述第三延时单元的延时时间之和时，所述使能信号有效，控制锁相环电路开始工作。具体的，所述鉴相器包括第一D触发器、第二D触发器、第一与门、第四电容、第五电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第一恒流电流源，第一D触发器的时钟输入端连接所述外部同步时钟，其数据输入端连接电源电压，其Q输出端连接第一PMOS管的栅极和第一与门的第一输入端；第二D触发器的时钟输入端连接所述开关信号，其数据输入端连接电源电压，其Q输出端连接第二NMOS管的栅极和第一与门的第二输入端；第一与门的输出端连接第一D触发器和第二D触发器的复位端；第三PMOS管的栅极连接第二PMOS管的栅极和漏极以及第四NMOS管的漏极并通过第四电容后连接第一PMOS管的栅极，其源极连接第一PMOS管的漏极，其漏极连接第四PMOS管的源极；第四PMOS管的栅极连接第一PMOS管和第二PMOS管的源极以及电源电压，其漏极连接第五NMOS管的漏极并产生所述鉴相器的输出信号；第五NMOS管的栅极连接第四NMOS管的栅极、第三NMOS管的栅极和漏极、第一NMOS管的漏极以及第一恒流电流源并通过第五电容后连接第二NMOS管的栅极，其源极连接第二NMOS管的漏极；第一NMOS管的栅极连接所述使能信号，其源极连接第二NMOS管、第三NMOS管和第四NMOS管的源极并接地。具体的，所述第四PMOS管、第三NMOS管、第四NMOS管和第五NMOS管为耐高压器件，第三NMOS管和第四NMOS管的宽长比相同。本专利技术的有益效果为：本专利技术通过监测外部同步时钟信号进行使能能够有效防止PLL环路误开启；实现了外部时钟与内部开关信号的精准同步，除了具本文档来自技高网...

【技术保护点】
1.一种能够用于同步COT模式开关电源开关频率的锁相环电路，所述COT模式开关电源利用包含COT模式开关电源输入电压信息的充电电流为计时电容进行充电，通过将所述计时电容上的电压和第一参考电压进行比较产生控制所述COT模式开关电源中功率管的开关信号；/n其特征在于，所述锁相环电路包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块，/n所述使能逻辑模块用于在检测到外部同步时钟存在时使能所述锁相环电路，在没有检测到所述外部同步时钟时关闭所述锁相环电路；/n所述鉴相器用于检测所述外部同步时钟和所述开关信号的相位差；/n所述低通滤波器包括第一电阻、第二电容和第三电容，第一电阻一端连接所述鉴相器的输出信号、第三电容的一端和所述电压-电流转换模块的输入端，另一端通过第二电容后接地；第三电容的另一端接地；/n所述电压-电流转换模块包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管，/n第十二NMOS管的栅极连接第十NMOS管和第十一NMOS管的栅极并连接所述使能逻辑模块产生的使能信号，其漏极连接第五PMOS管的栅极和第三参考电压，其源极连接第六PMOS管的栅极并作为所述电压-电流转换模块的输入端；/n第九PMOS管的栅极连接偏置电压，其源极连接第七PMOS管和第八PMOS管的源极以及电源电压，其漏极连接第五PMOS管和第六PMOS管的源极；所述偏置电压与所述COT模式开关电源输入电压成比例；/n第六NMOS管的栅极连接第七NMOS管的栅极和漏极、第五PMOS管的漏极以及第十NMOS管的漏极，其漏极连接第七PMOS管的栅极和漏极以及第八PMOS管的栅极，其源极连接第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管的源极并接地；/n第九NMOS管的栅极连接第八NMOS管的栅极和漏极、第六PMOS管的漏极以及第十一NMOS管的漏极，其漏极连接第八PMOS管的漏极并产生所述锁相环电路的输出信号叠加到所述充电电流上。/n...

【技术特征摘要】
1.一种能够用于同步COT模式开关电源开关频率的锁相环电路，所述COT模式开关电源利用包含COT模式开关电源输入电压信息的充电电流为计时电容进行充电，通过将所述计时电容上的电压和第一参考电压进行比较产生控制所述COT模式开关电源中功率管的开关信号；
其特征在于，所述锁相环电路包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块，
所述使能逻辑模块用于在检测到外部同步时钟存在时使能所述锁相环电路，在没有检测到所述外部同步时钟时关闭所述锁相环电路；
所述鉴相器用于检测所述外部同步时钟和所述开关信号的相位差；
所述低通滤波器包括第一电阻、第二电容和第三电容，第一电阻一端连接所述鉴相器的输出信号、第三电容的一端和所述电压-电流转换模块的输入端，另一端通过第二电容后接地；第三电容的另一端接地；
所述电压-电流转换模块包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管，
第十二NMOS管的栅极连接第十NMOS管和第十一NMOS管的栅极并连接所述使能逻辑模块产生的使能信号，其漏极连接第五PMOS管的栅极和第三参考电压，其源极连接第六PMOS管的栅极并作为所述电压-电流转换模块的输入端；
第九PMOS管的栅极连接偏置电压，其源极连接第七PMOS管和第八PMOS管的源极以及电源电压，其漏极连接第五PMOS管和第六PMOS管的源极；所述偏置电压与所述COT模式开关电源输入电压成比例；
第六NMOS管的栅极连接第七NMOS管的栅极和漏极、第五PMOS管的漏极以及第十NMOS管的漏极，其漏极连接第七PMOS管的栅极和漏极以及第八PMOS管的栅极，其源极连接第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管的源极并接地；
第九NMOS管的栅极连接第八NMOS管的栅极和漏极、第六PMOS管的漏极以及第十一NMOS管的漏极，其漏极连接第八PMOS管的漏极并产生所述锁相环电路的输出信号叠加到所述充电电流上。


2.根据权利要求1所述的能够用于同步COT模式开关电源开关频率的锁相环电路，其特征在于，所述使能逻辑模块包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一延时单元、第二延时单元、第三延时单元、比较器和第一与非门，
第一反相器的输入端连接所述外部同步时钟和第一与非门的第一输入...

【专利技术属性】
技术研发人员：明鑫，张杰，黄佳晖，贾丽伟，梁华，程政，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51