具有高密度Z轴互连的3D计算电路制造技术

本发明专利技术的一些实施例提供了一种三维(3D)电路，该三维(3D)电路通过将两个或更多个集成电路(IC)裸片垂直堆叠以至少部分地重叠而形成。在这种布置中，在每个裸片上限定的几个电路块(1)与在一个或多个其他裸片上限定的其他电路块重叠，并且(2)通过连接电连接到这些其他电路块，该连接穿过结合一对或多对裸片的一个或多个结合层。在一些实施例中，重叠的、连接的电路块对包括计算块对以及计算和存储器块对。穿过结合层以电连接不同裸片上的电路块的连接在下文中被称为z轴布线或连接。这是因为这些连接完全或主要在3D电路的z轴上穿越，而3D电路的x‑y轴限定了IC裸片基板或互连层的平面。这些连接也被称为垂直连接，以使它们与沿着IC裸片的互连层的水平平面连接区分开。

【技术实现步骤摘要】
【国外来华专利技术】具有高密度Z轴互连的3D计算电路
技术介绍
电子电路通常被制造在诸如硅的半导体材料的晶片上。具有这种电子电路的晶片通常被切割成多个裸片，每个裸片被称为集成电路(IC)。每个裸片都装在IC盒中，并且通常称为微芯片、“芯片”或IC芯片。根据摩尔定律(由戈登·摩尔首次提出)，可在IC裸片上限定的晶体管数量大约每两年增加一倍。随着半导体制造过程的进步，该定律在过去的50年中一直适用。但是，近年来，随着我们达到可能在半导体基板上限定的晶体管的最大数量，摩尔定律的终结已被预知。因此，在本领域中需要其他进步，以允许在IC芯片中限定更多的晶体管。
技术实现思路
本专利技术的一些实施例提供了三维(3D)电路，该三维(3D)电路通过将两个或更多个集成电路(IC)裸片垂直堆叠以至少部分地重叠而形成。在这种布置中，在每个裸片上限定的几个电路块(1)与在一个或多个其他裸片上限定的其他电路块重叠，并且(2)通过连接电连接到这些其他电路块，该连接穿过结合一对或多对裸片的一个或多个结合层。在一些实施例中的3D电路可以是任意类型的电路，诸如：处理器，如CPU(中央处理单元)、GPU(图形处理单元)、TPU(张量处理单元)等；或者其他类型的电路，如FPGA(现场可编程门阵列)、AI(人工智能)神经网络芯片、加密/解密芯片等。在一些实施例中，连接在垂直于结合表面的方向上穿过(一个或多个)结合层。在一些实施例中，重叠的、连接的电路块对包括计算块对以及计算和存储器块对。穿过结合层以电连接不同裸片上的电路块的连接在下文中称为z轴布线或连接。这是因为这些连接完全或主要在3D电路的z轴上穿越，而3D电路的x-y轴限定了IC裸片基板或互连层的平面。这些连接也被称为垂直连接，以使它们与沿着IC裸片的互连层的水平平面连接区分开。前面的
技术实现思路
旨在用作对本专利技术的一些实施例的简要介绍。这并不意味着是对本文档中所公开的所有专利技术主题的介绍或概述。以下的具体实施方式和在具体实施方式中引用的附图将进一步描述
技术实现思路
中描述的实施例以及其他实施例。因此，为了理解本文档所描述的所有实施例，需要对
技术实现思路
、具体实施方式、附图和权利要求书进行全面回顾。附图说明本专利技术的新颖特征在所附权利要求书中提出。然而，出于解释的目的，在以下附图中阐述了本专利技术的几个实施例。图1示出了本专利技术的一些实施例的3D电路。图2示出了在一个裸片上具有多核处理器而在另一个裸片上具有嵌入式存储器的一个高性能3D处理器的示例。图3示出了当今在许多设备中如何普遍使用多核处理器。图4示出了通过垂直堆叠三个裸片形成的3D处理器的示例。图5示出了三个垂直堆叠的裸片，其中第二裸片的背面在第一和第二裸片面对面结合之后但在将第三裸片面对面安装到第二裸片之前通过减薄过程被减薄。图6-9示出了一些实施例的其他3D处理器。图10示出了一些实施例在不同的堆叠裸片上放置执行连续计算的两个计算电路。图11示出了在不同的裸片上具有重叠的处理器核的一个高性能3D处理器的示例。图12示出了在一个裸片上具有处理器核而在另一个裸片上具有高速缓存的高性能3D处理器的另一个示例。图13示出了在两个面对面安装的裸片上具有处理器核的不同部分的3D处理器的示例。图14示出了与第二裸片上的存储器电路重叠的第一裸片上的计算电路，第二裸片垂直堆叠在第一裸片上。图15示出了两个垂直堆叠的裸片上的两个重叠的计算电路。图16示出了第一裸片上的计算电路的阵列与第二裸片上的存储器的阵列重叠，该第二裸片通过直接结合互连(DBI)结合过程与第一裸片面对面地安装。图17示出了将存储器阵列与计算阵列交错的传统方式。图18和19示出了两个示例，这些示例示出了如何使用高密度DBI连接来减小由几个连续的电路级形成的计算电路的布置的大小，每个电路级执行产生通过到电路的另一级直到到达电路的最后级的结果的计算。图20呈现了对两个面对面安装的裸片上的十六个多位输入值执行计算(例如加法或乘法)的计算电路。图21示出了使用3DIC的设备。图22提供了由安装在球栅阵列上的两个面对面安装的IC裸片形成的3D芯片的示例。图23示出了用来生产3D芯片的一些实施例的制造过程。图24-27示出了处于图23的制造过程的不同级的两个晶片。图28示出了具有三个堆叠的IC裸片的3D芯片的示例。图29示出了具有四个堆叠的IC裸片的3D芯片的示例。图30示出了通过将三个较小的裸片面对面安装在较大的裸片上而形成的3D芯片。具体实施方式在本专利技术的以下具体实施方式中，阐述并描述了本专利技术的许多细节、示例和实施例。然而，对于本领域技术人员而言将显而易见的是，本专利技术不限于所阐述的实施例，并且本专利技术可以在没有所讨论的某些特定细节和示例的情况下实践。本专利技术的一些实施例提供了三维(3D)电路，该三维(3D)电路通过将两个或更多个集成电路(IC)裸片垂直堆叠以至少部分地重叠而形成。在这种布置中，在每个裸片上限定的几个电路块(1)与在一个或多个其他裸片上限定的其他电路块重叠，并且(2)通过连接电连接到这些其他电路块，连接跨过一个或多个结合层，该结合层结合一对或多对裸片。在一些实施例中，重叠的、连接的电路块对包括计算块对以及计算和存储器块对。在下面的讨论中，穿过结合层以电连接不同裸片上的电路块的连接在下文中称为z轴布线或连接。这是因为这些连接完全或大部分在3D电路的z轴上穿越(例如因为在某些实施例中，这些连接在垂直于或几乎垂直于结合表面的方向上穿过(一个或多个)结合层)，其中3D电路的x-y轴限定了IC裸片基板或互连层的表面。这些连接也被称为垂直连接，以使它们与沿着IC裸片的互连层的水平平面连接区分开。上面和下面的讨论涉及在彼此重叠的不同裸片上的不同电路块。如下所述的附图所示，两个垂直堆叠的裸片上的两个电路块在它们的水平横截面(即，它们的水平覆盖区)垂直地重叠(即，在垂直方向上重叠)。图1示出了这种3D电路的示例。具体地，其示出了3D电路100，该3D电路100通过垂直堆叠两个IC裸片105和110而形成，使得一个裸片上的几个电路块中的每一个(1)与另一裸片上的至少一个其他电路块重叠，并且(2)部分通过z轴连接150来电子地连接到重叠的裸片，该z轴连接150穿过将两个IC裸片结合的结合层。在该示例中，两个裸片105和110面对面安装，如下文进一步所述。而且，尽管未在图1中示出，但是在一些实施例中，通过封装环氧树脂和/或芯片盒将堆叠的第一裸片和第二裸片封装到一个集成电路封装中。如图所示，第一裸片105包括第一半导体基板120和在第一半导体基板120上方限定的第一互连层集合125。类似地，第二IC裸片110包括第二半导体基板130和在第二半导体基板130下面限定的第二互连层集合135。在一些实施例中，在第一半导体基板120和第二半导体基板130上限定许多电子组件(例如有源组件，如晶体管和二极管；或无源组件，如电阻器和电容器)本文档来自技高网...

【技术保护点】
1.一种三维(3D)电路，包括：/n第一集成电路(IC)裸片，包括存储器；/n第二IC裸片，通过结合层与所述第一IC裸片堆叠，所述结合层结合所述第一IC裸片和所述第二IC裸片，所述第二IC裸片包括至少部分地与所述存储器重叠的计算电路；以及/n多个连接，穿过所述结合层以连接所述存储器和所述计算电路的重叠部分中的节点，所述连接在所述计算电路和所述存储器之间运送信号，所述连接中的至少两个连接具有小于5微米的中心距。/n

【技术特征摘要】
【国外来华专利技术】20171020 US 62/575,240;20171020 US 62/575,221;20171.一种三维(3D)电路，包括：
第一集成电路(IC)裸片，包括存储器；
第二IC裸片，通过结合层与所述第一IC裸片堆叠，所述结合层结合所述第一IC裸片和所述第二IC裸片，所述第二IC裸片包括至少部分地与所述存储器重叠的计算电路；以及
多个连接，穿过所述结合层以连接所述存储器和所述计算电路的重叠部分中的节点，所述连接在所述计算电路和所述存储器之间运送信号，所述连接中的至少两个连接具有小于5微米的中心距。


2.根据权利要求1所述的3D电路，其中所述两个连接的所述中心距小于3微米。


3.根据权利要求1所述的3D电路，其中所述两个连接的所述中心距小于0.5微米。


4.根据权利要求1所述的3D电路，其中
所述第一裸片和所述第二裸片通过直接结合工艺来被面对面安装，以及
连接子集中的每个连接均短于5微米。


5.根据权利要求4所述的3D电路，其中所述连接子集中的每个连接均短于3微米。


6.根据权利要求1所述的3D电路，其中在与所述第二IC裸片的第二区域重叠的所述第一IC裸片的至少第一区域中，穿过所述结合层的所述连接的密度为至少1,000个连接/mm2，以允许大量信号在所述第一IC裸片和第二IC裸片的所述第一区域和第二区域之间穿越。


7.根据权利要求1所述的3D电路，其中在与所述第二IC裸片的第二区域重叠的所述第一IC裸片的至少第一区域中，穿过所述结合层的所述连接的密度为至少10,000个连接/mm2，以允许大量信号在所述第一IC裸片和第二IC裸片的所述第一区域和第二区域之间穿越。


8.根据权利要求1所述的3D电路，其中在与所述第二IC裸片的第二区域重叠的所述第一IC裸片的至少第一区域中，穿过所述结合层的所述连接的密度为至少100,000个连接/mm2，以允许大量信号在所述第一IC裸片和第二IC裸片的所述第一区域和第二区域之间穿越。


9.根据权利要求1所述的3D电路，其中在与所述第二IC裸片的第二区域重叠的所述第一IC裸片的至少第一区域中，穿过所述结合层的所述连接的密度为至少1,000,000个连接/mm2，以允许大量信号在所述第一IC裸片和第二IC裸片的所述第一区域和第二区域之间穿越。


10.根据权利要求1所述的3D电路，其中所述存储器是SRAM、DRAM、TRAM、MRAM、NAND闪存、NOR闪存、RRAM和PCRAM之一。


11.根据权利要求1所述的3D电路，其中
所述计算电路是第一计算电路，
所述第一IC裸片还包括与所述第一计算电路部分重叠的第二计算电路，以及
所述多个连接包括穿过所述结合层的连接集合，以连接所述第一计算电路和所述第二计算电路的重叠部分中的节点，所述连接在第一计算电路和第二计算电路之间运送信号。


12.根据权利要求11所述的3D电路，其中
所述存储器是第一存储器，并且
所述第二裸片包括与所述第二计算电路至少部分重叠的第二存储器，并且多个连接穿过所述结合层以允许信号在所述第二计算电路和所述第二存储器之间穿越。


13.根据权利要求1所述的3D电路，其中
所述计算电路为第一计算电路，所述存储器为第一存储器，并且所述多个连接为第一多个连接，
所述第一IC裸片还包括第二计算电路，并且所述第二IC裸片还包括第二存储器，所述第二存储器至少部分地与所述第二计算电路重叠，
所述3D电路包括第二多个连接，所述第二多个连接穿过所述结合层以连接所述第二存储器和所述第二计算电路的重叠部分中的节点以在所述第二计算电路和所述第二存储器之间运送信号，所述第二多个连接中的至少两个连接具有小于5微米的中心距。


14.根据权利要求1所述的3D电路，其中
所述存储器是第一存储器，并且
所述第一裸片还包括第二存储器，所述第二存储器与计算电路至少部分地重叠，并且通过穿过结合表面的多个连接来连接到所述计算电路，以允许信号在所述计算电路和所述第二存储器之间穿越。


15.根据权利要求14所述的3D电路，其中所述第一存储器和第二存储器是不同类型的存储器。


16.根据权利要求14所述的3D电路，其中所述第一存储器和第二存储器是不同级别的高速缓存存储器，并且所述计算电路包括多核处理器的至少一个核。


17.根据权利要求14所述的3D电路，其中所述第一存储器包括多核处理器的高速缓存存储器，所述第二存储器包括所述多核处理器的多个寄存器，并且所述计算电路包括所述多核处理器的至少一个核。


18.根据权利要求1所述的3D电路，其中
所述结合层为第一结合层，
所述3D电路还包括第三IC裸片，所述第三IC裸片包括输入/输出接口，
所述第三IC裸片通过第二结合层结合至所述第一IC裸片，
多个连接穿过所述第二结合层，以允许信号在所述输入/输出接口和所述存储器之间穿越。


19.根据权利要求1所述的3D电路，其中
所述结合层为第一结合层，并且所述存储器为第一存储器，
所述3D电路还包括通过第二结合层结合到所述第二IC裸片的第三IC裸片，
所述第三IC裸片包括至少部分地与所述计算电路重叠的第二存储器，
多个连接穿过所述第二结合层以允许信号在所述第二存储器和所述计算电路之间穿越。


20.根据权利要求1所述的3D电路，其中
存储器是第一存储器，以及
所述第二裸片包括连接到所述计算电路的第二存储器，所述第二存储器是与所述第一存储器不同类型的存储器。


21.根据权利要求1所述的3D电路，其中
所述第一IC裸片包...

【专利技术属性】
技术研发人员：S·L·泰格，I·莫哈梅德，K·东，J·德拉克鲁兹，
申请(专利权)人：艾克瑟尔西斯公司，
类型：发明
国别省市：美国;US